데이타 디코더 document_id 1019900011685

[청구항 1] 기억된 코드 워드에 대응하여 코드 워드 및 데이터 워드를 기억하기 위한 메모리 수단과 디코드되는 코드 워드를 기억하고 수신하기 위한 수단과 데이터 소자 및 또다른 코드 워드를 판독하기 위해 상기 메모리 수단에 디코드된 기억 코드 워드를 공급하고 기억된 코드 워드가 디코드될때까지 상기 메모리 수단에서 메모리 수단까지 판독하는 또다른 코드 워드 및 각각 연속적이 코드 워드를 공급하기 위한 수단을 구비하는 인코드 데이터 디코딩용 디코더 [청구항 2] 제1항에 있어서,상기 디코드되는 코드 워드를 수신하고 기억하기 위한 수단은 래지스터구성되는디코더. [청구항 3] 제1항 또는 제2항에 있어서,상기 기억된 코드 워드를 공급하기 위한 수단은 디코드되는 기억 코드 워드 수신용 입력과 상기 메모리 수단으로부터 코드 워드를 수신하기 위한 또다른 입력을 가지는 멀티플렉서구성되는디코더. [청구항 4] 제1항, 제2항 또는 제3항에 있어서,상기 코드 워드는 스트링의 단부를 표시하는 베이직 코드 워드 셋중 하나일 때를 결정하기 위한 수단과: 상기 메모리 수단에서 만들어지는 다음 엔트리의 어드레스 값을 유지하기 위한 수단과: 이전에 수신된 코드 워드를 기억하기 위한 수단과: 상기 스트링 상태의 단부 결정에 응답하여 새로운 디코더 테이블 엔트리를 만들기 위해 이전에 수신된 코드 워드 및 현행 코드 워드를 상기 메모리 수단으로 기록하기 위한 수단구비하는디코더. [청구항 5] 제4항에 있어서,상기 결정 수단은 공급 수단 출력을 수신하기 위해접속된비교기인디코더. [청구항 6] 제4항 또는 제5항에 있어서,상기 어드레스 값을 유지하기 위한 수단카운터인디코더. [청구항 7] 제1항, 제2항, 제3항, 제4항, 제5항 또는 제6항에 있어서,상기 기억된 워드를 결정하기 위한 수단은 디코드된 기억 코드 워드를 수신하기 위한 제1입력과 상기 메모리 수단으로부터 판독되는 코드 워드를 수신하기 위한 제2입력을 가지는 제1의 멀티플렉서와, 상기 제1의 멀티플렉서 출력을 수신하기 위한 제1입력과 상기 메모리 수단에서 만들어지는 다음 엔트리의 어드레스 값을 수신하기 위한 제2입력을 가지는 제2의 멀티플렉서구성되는디코더. [청구항 9] 제8항에 있어서,라스트-인 퍼스트-아웃 메모리를 포함하는 캐릭터 순서를 반전하기 위한 수단은 제1메모리와: 메모리 어드레스 신호 순서를 발생하기 위한 제1수단과: 제2메모리와: 메모리 어드레스 신호 순서를 발생하기 위한 제2수단과: 어드레스 신호 멀티플렉서와: 제3메모리와: 상기 제1, 제2 및 제3메모리를 제어하기 위한 제어수단과: 상기 제1, 제2 및 제3메모리, 어드레스 신호의 순서를 발생하기 위한 상기 제1 및 제2메모리, 상기 제1메모리에 데이터를 기억하고 라스트-인 퍼스트-아웃 바이어스상에서 제1메모리에 기억된 데이터를 순간적으로 판독하는 동안 상기 제2메모리에 데이터를 기억하며, 상기 제1 및 제2메모리 중 하나가 기록되어 채워질 때 제3메모리에서 데이터를 기억하고 상기 어드레스 멀티플렉서를 통해 메모리 어드레스 신호 순서를 상기 제3메모리에 적용하므로써 유지하기 위한 상기 어드레스 신호 멀티플렉서를 제어하기 위한 제어 수단구비하는디코더. [청구항 10] 제9항에 있어서,상기제1, 제2 및 제3메모리중 최소한 하나는 랜덤 억세스메모리인디코더. [청구항 11] 제9항 또는 제10항에 있어서,상기 메모리 어드레스 신호 순서를 발생하기 위한 제1 및/또는 제2수단은 반전가능한 카운터구성되는디코더. [청구항 13] 제1항 내지 제12항중 한항에 있어서,상기 디코더는 제1의 가변폭으로 분리하는 입력 데이터를 제2의 가변폭으로 분리하는 출력 데이터로 변환하기 위한 데이터 리패커를 구비하며, 상기 데이터 리패커는 중간 결과를 홀딩하기 위한 래지스터와: 상기 래지스터에 접속된 입력 및 출력을 가지는 데이터 멀티플렉서와: 상기 래지스터의 출력을 상기 데이터 멀티플렉서 입력에 피딩백하기 위한 회로 통로와: 상기 래지스터의 출력을 시프팅하고 상기 멀티플렉서의 입력에 접속된 출력을 갖기 위한 제1 시프터와: 상기 데이터 멀티플렉서 출력을 시프팅하고 데이터 리패커 출력을 구성하는 출력을 갖기 위한 제2시프터와: 상기 멀티플렉서, 래지스터, 및 제1 및 제2시프터를 제어하기 위한 제어 수단구비하는디코더. [청구항 14] 제13항에 있어서,상기 데이터 리패커는 또한 상기 데이터 멀티플렉서 입력에 접속된 입력 데이터 래지스터구비하는디코더. [청구항 15] 제13항 또는 제14항에 있어서,상기 데이터 리패커는 또한 상기 제2시프터 출력에 접속된 출력 데이터 래치구비하는디코더. [청구항 16] 제13항, 제14항 또는 제15항에 있어서,상기 데이터 리패커는 2:1 멀티플렉서를 구비하며 상기 래지스터 및 상기 리패커의 제1 및 제2시프터는 그들에 공급된 데이터 워드 크기의2배인디코더. [청구항 17] 제13항, 제14항, 제15항 또는 제16항에 있어서,상기 데이터 리패커의 제어 수단은 입력 데이터 워드에서 다수의 비트와 출력 데이터 워드에서 다수의 비트를 표시하는 제어 신호응답하는디코더.