정적 전류가 없는 TTL/CMOS 변환 회로 document_id 1019910005553

[청구항 2] 제1항에 있어서,상기 피드백 풀업 트랜지스터 요소는 상기 고전위 레일 및 상기 중간 노드 사이에 연결된 소오스 및 드레인 노드를 지니며 상기 제2단의 출력 노드에 연결된 제어 게이트 노드를 지니는 pmos트랜지스터요소인ttl-cmos변환 버퍼 회로. [청구항 3] 제2항에 있어서,상기 한계 구성 부품수단은 다이오드 구성으로 연결된 nmos트랜지스터 요소포함하는ttl-cmos레벨 변환 버퍼 회로. [청구항 4] 제2항에 있어서,상기 한계 구성부품 수단은 다이오드 스택부를 이루도록 다이오드 구성으로 연결된 바이폴라 트랜지스터 요소포함하는ttl-cmos 변환 버퍼 회로. [청구항 6] 제5항에 있어서,상기 제1단의 입력 노드는 또한, 상기 제3단의 풀다운 트랜지스터를 피드 포워드 커플링으로 구동시켜데이타신호 전파지연감소시키도록연결되는ttl-cmos 변환 버퍼 회로. [청구항 7] 제6항에 있어서,상기 제3단은 직렬로 연결된 제1 및 제2의 pmos 트랜지스터 요소를 포함하고, 상기 제2단의 출력 노드는 상기 제3단의 제1풀업 트랜지스터 요소를 구동시키도록 연결되며, 상기 제1단의 입력 노드는 또한 상기 제3단의 제2풀업 트랜지스터 요소를 피드 포워드 커플링으로 구동시켜 상기 제3단에서 크로우바(crowbar)전류감소시키도록연결되는ttl-cmos 레벨 변환 버퍼 회로. [청구항 8] 제5항에 있어서,상기 트랜지스터 요소는 소오스/드레인 노드 및 제어 게이트 노드 사이에 1차 전류 경로를 포함하며, 상기 제1단의 출력 노드는 상기 제3단 풀업 트랜지스터 요소의 제어 게이트 노드에 연결되고, 상기 제3단의 출력 노드는 상기 제2단 풀업 트랜지스터 요소의 제어 게이트 노드에 피드백 커플링연결되는ttl-cmos 변환 버퍼 회로. [청구항 9] 제8항에 있어서,상기 제1단의 입력 노드는 ttl-cmos 변환 버퍼 회로에 ttl 입력 노드를 포함하며 상기 제1단의 풀업 및 풀다운 트랜지스터 요소의 제어 게이트 노드에 연결되고, 상기 제1단의 입력 노드는 또한 데이타 신호 전파 지연을 감소시키도록 상기 제3단 풀다운 트랜지스터 요소의 제어 게이트 노드에 피드 포워드 커플링연결되는ttl-cmos 레벨 변환 버퍼 회로. [청구항 10] 제9항에 있어서,상기 제3단은 직렬로 연결된 소오스/드레인 노드를 지니는 제1 및 제2의 pmos풀업 트랜지스터 요소를 포함하며, 상기 제2단의 출력 노드는 상기 제3단의 제1풀다운 트랜지스터 요소의 제어 게이트에 연결되고, 상기 ttl-cmos 변환 버퍼 회로의 ttl 입력 노드는 또한 상기 제3단에서 크로우바 전류를 감소시키도록 상기 제3단의 제2풀업 트랜지스터 요소의 제어 게이트 노드에 피드 포워드 커플링연결되는ttl-cmos 변환 버퍼 회로. [청구항 11] 제6항에 있어서,상기 제1단의 풀업 트랜지스터 요소의 턴온에 따라 과도 전류를 제공하도록 상기 제1단의 풀업 트랜지스터 요소의 소오스 노드에 연결된 캐패시터를 포함한 낮은 임피던스의 과도 전류원 회로, 및 상기 캐패시터를 재충전시키도록 상기 제2단의 출력 노드에 연결된 제어 게이트 노드와 상기 캐패시터 및 고전위 사이에 연결된 소오스/드레인 노드를 지니는 충전 피드백 트랜지스터 요소를 부가적포함하는ttl-cmos 변환 버퍼 회로. [청구항 12] 제11항에 있어서,상기 한계 구성 부품 수단은 다이오드 스택부를 이루도록 다이오드 구성으로 연결된 바이폴라 트랜지스터 요소포함하는ttl-cmos 변환 버퍼 회로. [청구항 13] 제10항에 있어서,상기 제3단가 병렬로 연결되며 직렬로 연결된 제1 및 제2의 pmos 풀업 트랜지스터 요소 및 nmos 풀다운 트랜지스터 요소를 포함하는 제4단을 포함하고, 각각의 제3 및 제4단의 출력 노드는 분할 경로 출력단을 구동시키도록 제1 및 제2의 분할 경로 노드제공하는ttl-cmos 변환 버퍼 회로. [청구항 14] 제13항에 있어서,풀업 및 풀다운 트랜지스터 요소를 각기 지니는 제1 및 제2의 분할 경로 출력단을 지니는 출력단을 포함하며, 상기 제1분할 경로 출력단은 상기 제3단으로 부터 상기 제1분할 경로 노드에 연결된 입력 노드 및 상기 제2분할 경로 출력단의 풀업 트랜지스터 요소를 구동시키도록 연결된 출력 노드를 지니고, 상기 제4단의 제2분할 경로 노드는 상기 제2분할 경로 출력단의 풀다운 트랜지스터 요소를 구동시키도록 연결되며, 상기 제2분할 경로 출력단은 버퍼 회로의 cmos 출력 노드를 제공하는 출력 노드를 지니고, 상기 제2분할 경로 출력단위의 풀다운 풀업 트랜지스터를 제공함으로써 상기 cmos 출력 풀업 및 풀다운 트랜지스터 요소의 독자적인 분할 경로 구동 제어제공하는ttl-cmos 변환 버퍼 회로. [청구항 15] 제14항에 있어서,3상태이네이블 신호에 응답하는 3상태 모드에서 상기 cmos 출력 노들의 풀업 및 풀다운 트랜지스터 요소를 디세이블시키도록 동작상연결되는ttl-cmos 변환 버퍼 회로. [청구항 16] 제14항에 있어서,상기cmos 출력 노드의 풀업 트랜지스터 요소를 제공하는 제2분할 경로 출력단의 풀업 트랜지스터 요소는 달링턴 구성으로 연결된 한쌍의 바이폴라 트랜지스터 요소포함하는ttl-cmos 변환 버퍼 회로. [청구항 17] 제14항에 있어서,상기cmos 출력 노드의 풀업 트랜지스터 요소를 제공하는 제2분할 경로 출력단의 풀업 트랜지스터 요소는 mos 풀업 트랜지스터 요소를 포함하며, 상기 제1 및 제2의 분리 경로 노드 및 상기 제1 및 제2의 분리 경로 출력단은 각각의 nmos풀다운 트랜지스터 요소와 일치하지 않게 상기 cmos출력 노드의 풀업 트랜지스터 요소를 제어하는 위상 반전 수단제공하는ttl-cmos 변환 버퍼 회로. [청구항 19] 제18항에 있어서,상기 중간 노드및 상기 고전위 레일 사이에 연결된 pmos 래치 피드백 트랜지스터 요소(plf)를 부가적으로 포함하며, 상기 제2래치단의 출력 노드는 상기 plf 를 피드백 커플링으로 구동시켜 상기 래치 회로의 정적 모드 동작동안 상기 래치 노드에서 데이타 신호를 유치시키도록 연결되고, 상기 plf는 또한 상기 제2래치단에 의해 어떠한 실질적인 정적 전류(icct)를 지니지 않도록 상기 중간 노드를 cmos 고전위 레벨로 풀업시키는 수단포함하는ttl-cmos 변환 데이타 래치 회로. [청구항 20] 제19항에 있어서,상기 래치 회로의 정적 모드 동작동안 상기 래치 회로에서 데이타 신호를 유치하기 위해 상기 제2래치단의 출력 노드 및 상기 출력단 사이에 연결된 한쌍의 정적 피드백용 교차 연결된 인버터(isf)를 부가적포함하는ttl-cmos 변환 데이타 래치 회로. [청구항 21] 제19항에 있어서,상기 분할단 각각은 pmos풀업 트랜지스터 요소를 포함하며, 상기 제1래치단의 pmos 풀업 트랜지스터 요소 및 상기 고전위 레일 사이에 연결되고 ttl 고전위 레벨신호가 각각의 제1단 입력 노드에 인가됨에 따라 상기 제1단의 pmos풀업 트랜지스터 요소를 턴오프시키기에 충분한 전압강하를 삽입시키는 전압 강하용 한계 구성부품 수단을 부가적으로 포함함으로써 상기 래치 회로가 상기 제1 또는 제2래치단에 의해 실질적인 정적 전류않는ttl-cmos 변환 데이타 래치 회로. [청구항 23] 제22항에 있어서,출력단, 및 상기 래치 회로의 정적 모드 동작동안 데이타 신호를 부가적으로 유치시키기 위하여 상기 출력단의 입력 노드 및 상기 제2종속단의 출력 노드 사이에 동작상 연결된 한쌍의 정적 피드백형 교차 연결된 인버터를 부가적포함하는ttl-cmos 변환 래치 회로. [청구항 24] 제22항에 있어서,상기 분할 래치단은 pmos풀업 트랜지스터 요소를 포함하고, 상기 제1종속단의 pmos 풀업 트랜지스터 요소 및 상기 고정위 레일 사이에 연결되며 ttl 고전위 레벨 신호가 각각의 제1종속단 입력 노드에 인가됨에 따라 상기 제1단 mos 풀업 트랜지스터 요소를 턴오프시키기에 충분한 전압 강하를 삽입시키는 전압 강하용 한계 구성부품 수단을 부가적으로 포함하고, 상기 plf는 상기 제2속단의 pmos트랜지스터 요소를 턴오프시키도록 상기 중가 노드를 상기 cmos고전위 레벨로 풀업시키는 수단을 포함함으로써 상기 제1 또는 제2종속단에 의해 어떠한 실질적인정적전류지니는않는ttl-cmos 변환 래치 회로. [청구항 25] 제24항에 있어서,상기 제1종속단의 풀다운 트랜지스터 요소와 직렬로 연결된 제1nmos 클록 트랜지스터 요소, 상기 제2종속단의 풀다운 트랜지스터 요소와 직렬로 연결된 제2 nmos클록 트랜지스터 요소, 상기 제1 및 제2클록 트랜지스터 요소를 피드 포워드 병렬 커플링으로 구동시켜 단일 위상 클록 신호와 동시에 분할 래치단을 클록킹시키도록 연결되고 ttl고전위 레벨 및 ttl 저전위 레벨인 클록 펄스 신호를 지니는 단일 위상 ttl클록 펄스 노드를 부가적으로 포함함으로써, 상기 클록 트랜지스터 요소가 래치 모드에서 동작하는 동안 어떠한 실질적인 정적 전류않는ttl-cmos 변환 래치 회로. [청구항 26] 제25항에 있어서,상기 제1종속단의 입력 노드및 ttl 회로의 ttl 입력 노드 사이에 동작상 연결된 마스터 래치인 교차 연결된 인버터단, 상기 래치 회로의 ttl 입력 노드 및 상기 마스터 래치인 교차 연결된 인버터단 사이에 동작상 연결되어 있는 관통 게이트, 상기 관통 게이트를 상기 제1 및 제2종속단의 클록 트랜지스터 요소와 위상을 달리하여 동작하도록 상기 클록 펄스 노드 및 관통 게이트에 연결된 관통 게이트에 제어 회로포함하는ttl-cmos 변환 래치 회로. [청구항 27] 제26항에 있어서,상기 관통 게이트 및 상기 래치 회로의 ttl입력 노드에 사이에 동작상 연결된 데이타 입력단, 및 상기 제1 및 제2종속단의 클록 펄스 트랜지스터 요소와 위상을 달리하여 상기 관통 게이트의 도통 상태를 제어하도록 상기 관통 게이트 및 상기 ttl 신호 위상 클록 펄스 노드 사이에 동작상 연결되는 입력단을 부가적포함하는ttl-cmos 변환 래치 회로. [청구항 28] 제27항에 있어서,상기 데이타 입력단 및 클록 입력단은 고통 노드에 연결된 pmos 풀업 트랜지스터 요소를 포함하고, 상기 공통 노드 및 상기 고전위 레일 사이에 연결된 전압 강하용, 한계 구성부품 수단으로서 ttl고전위 레벨 신호가 상기 래치 회로의 ttl입력 노드에 인가됨에 따라 상기 데이타 입력단의 pmos풀업 트랜지스터 요소를 턴오프시키며 ttl 고전위 레벨 신호가 단일 위상 클록 펄스 노드에 인가됨에 따라 상기 클록 입력단의 pmos풀업 트랜지스터 요소를 턴오프시키기에 충분한 전압 강하를 삽입시키는 전압 강하용 한계 구성 부품 수단을 부가적으로 포함함으로써, 상기 래치 회로의 어느 단에 의해 어떠한 실질적인 정적 전류않는ttl-cmos 변환 래치 회로. [청구항 29] 제28항에 있어서,상기 한계 구성 부품 수단은 다이오드 스택부를 이루도록 다이오드 구성으로 연결된 복수개의 바이폴라 트랜지스터 요소포함하는ttl-cmos 변환 래치 회로. [청구항 30] 제28항에 있어서,상기 한계 구성 부품 수단은 다이오드 구성으로 연결된 nmos 트랜지스터 요소포함하는ttl-cmos 변환 래치 회로. [청구항 31] 제28항에 있어서,출력단, 및 상기 래치 회로의 정적 모드 동작동안 데이타를 부가적으로 보유하도록 상기 출력단의 입력 노드 및 제2종속단의 출력 노드 사이에 동작상 연결된 한쌍의 데이타 보유 정적 피드백형 교차 연결된 인버터단포함하는ttl-cmos 변환 래치 회로. [청구항 32] 제31항에 있어서,상기 출력단은 제1 및 제2분할 경호 출력단을 지니며, 상기 제1분할 경로 출력단은 상기 제2분할 경로 출력단의 풀업 트랜지스터 요소를 구동키도록 연결된 출력 노드를 지니고, 상기 제2종속단은 상기 제1분할 경로 출력단 및 제2분할 경로 연결되며, 상기 제2분할 경로 출력단은 상기 래치 회로의 cmos출력 노드에 상기 cmos출력 노드의 풀업 및 풀다운 트랜지스터 요소의 분리된 분할 구동 제어 기능제공하는ttl-cmos 변환 버퍼 회로. [청구항 33] 제32항에 있어서,상기 제2분할 경로 출력단의 풀업 트랜지스터 요소는 바이폴라 트랜지스터쌍으로 구성된 달링턴 트랜지스터쌍포함하는ttl-cmos 변환 버퍼 회로. [청구항 34] 제25항에 있어서,상기 제1종속단의 입력 노드에 연결된 출력 노드와 함께 마스터 래치의 교차 연결된 인버터 단을 지니는 마스터 래치, 상기 마스터 래치의 입력 노드에 동작상 연결된 관통 게이트, 상기 관통 게이트 및 상기 래치 회로의 ttl데이타 입력 사이에 동작상 연결된 데이타 입력단, 상기 제1 및 제2종속단의 클록 트랜지스터 요소와 위상을 달리하여 상기 관통 게이트의 동작을 제어하도록 상기 단일 위상의 ttl클록 펄스 노드 및 상기 관통 게이트 사이에 동작상 연결된 클록 입력 게이트를 포함하고, 상기 데이타 입려간 및 클록 입력단은 공통 노드에 연결된 pmos풀업 트랜지스터 요소를 포함하며, 상기 공통 노드 및 상기 고전위 레일 사이에 연결된 전압 강하용 한계 구성 부품 수단으로서의 ttl고전위 레벨신호가 상기 래치 회로의 ttl데이타 입력 노드에 인가됨에 따라 상기 제1단의 pmos풀업 트랜지스터 요소를 턴오프시키기에 충분한 전압 강하를 삽입시키고, ttl고전위 레벨 신호가 상기 단일 위상 클록 입력 노드에 인가됨에 따라 상기 클록 입력단의 pmos풀업 트랜지스터 요소를 턴오프시키기에 충분한 정바 강하를 삽입시키는 전압 강하용 한계 구성부품 수단을 포함함으로써 상기 래치 회로의 각각의 단에 의해 실질적인 정적 전류않는ttl-cmos 변환 버퍼 회로. [청구항 35] 제34항에 있어서,상기 관통 게이트는 상기 클록 입력 게이트의 출력 노드에 연결된 제어 게이트 노드를 지니는 nmos트랜지스터를 포함하고, 상기 관통 게이트의 nmos트랜지스터 요소는 상기 데이타 입력단의 출력 노드 및 상기 마스터 래치의 출력 노드 사이에 동작상연결되는ttl-cmos 변환 버퍼 회로. [청구항 36] 제35항에 있어서,상기 제2종속단의 출력 노드에 연결된 입력 노드를 지니는 출력단, 및 상기 래치 회로의 정적 모드 동작동안 데이타를 부가적으로 보유하기 위한 한쌍의 데이타 보유 정적 피드백형 교차 연결된 인버터포함하는ttl-cmos 변환 버퍼 회로. [청구항 37] 제36항에 있어서,상기 제2종속단과 병렬로 연결된 제2종속단으로서 상기 제3종속단으로서 상기 제3종속단의 풀다운 트랜지스터 요소와 동작상 직렬로 연결된 제3nmos클록 트랜지스터 요소를 포함하는 제3종속단을 포함하고, 상기 제3클록 트랜지스터 요소는 상기 단일 위상 ttl클록 펄스 노드에 피드 포워드 커플링으로 연결되며, 상기 제2 및 제3종속단의 출력 노드는 분할 경로 출력단을 구동시키도록 각각의 제1 및 제2분할 경로 노드를 제공하고, 상기 출력단을 풀업 및 풀다운 트랜지스터 요소를 지니는 제1 및 제2분할 경로 출력단을 포함하고, 상기 제1분할 경로 출력단은 상기 제2분할 경로 출력단의 풀업 트랜지스터 요소를 구동시키도록 연결된 출력 노드 및 상기 제1분할 경로 노드에 연결된 입력 노드를 지니고, 상기 제2분할 경로 노드를 상기 제2분할 경로 출력단의 풀다운 트랜지스터 요소를 구동시키도록 연결되며, 상기 제2분할 경로 출력단은 cmos출력 노드의 풀업 및 풀다운 트랜지스터 요소의 분리된 분할 경로 노드 구동제어를 위해 상기 래치 회로의 cmos출력 노드제공하는ttl-cmos 변환 버퍼 회로. [청구항 38] 제37항에 있어서,상기 래치 회로의 cmos출력 노드에서 3상태 모드를 이해하도록 상기 출력단의 풀업 및 풀다운 트랜지스터 요소에 동작상 연결된 3상태 출력 이네이블 노드 및 3상태 이네이블 트랜지스터 요소를 부가적으로 포함하고, 상기 래치 회로의 정적 모드 동작동안 래치 모드로 데이타를 보유하도록 상기 종속단 및 상기 출력단 사이에 연결된 한쌍의 정적 피드 백형 교차 연결된 인버피단을 상기 정적 피드백형 교차 연결된 인버터단 사이에 연결된 제3데이타 보유단을 부가적으로 포함하며 상기 3상태 모드동안 전류가 상기 풀다운 트랜지스터 요소로 누설되는 것을 방지하도록 출력 노드를 부가적지니는ttl-cmos 변환 버퍼 회로. [청구항 39] 제38항에 있어서,상깅 제3데이타 보유단은 비교적 작은 채널폭의 nmos풀다운트랜지스터요소제공하도록비대칭되어 있는ttl-cmos 변환 버퍼 회로. [청구항 41] 제40항에 있어서,상기 관통 게이트는 상기 클록 입력 게이트의 출력 노드에 연결된 제어 게이트 노드를 지니는 nmos 트랜지스터 요소를 포함하고, 상기 데이타 입력단의 출력 노드 및 상기 마스터 래치의 입력 노드사이에 동작상연결되는ttl-cmos 변환 플립플롭 회로. [청구항 42] 제41항에 있어서,상기 제2종속단과 병렬로 연결된 제3종속단으로서 상기 제3종속단의 풀다운 트랜지스터 요소와 동작상 직렬로 연결된 제3nmos 클록 트랜지스터를 포함하고, 상기 제3클록 트랜지스터 요소는 피드 포워드 커플링으로 상기 단일 위상 ttl클록펄스 노드에 연결되며, 상기 각각의 제2 및 제3종속단의 출력 노드는 분할 경로 출력단을 구동시키도록 제1 및 제2분할 경로 노드를 제공하고, 풀업 및 풀다운 트랜지스터 요소를 지니는 제1 및 제2 분할 경로 출력단을 포함하는 출력단을 포함하며, 상기 제1분할 경로 출력단은 상기 제1 분할 경로 노드에 연결된 입력 노드 및 상기 제2 분할 경오 출력단의 풀업 트랜지스터 요소를 구동시키도록 연결된 출력 노드를 지니고, 상기 제2 분할 경로 출력단은 cmos 출력 노드의 풀업 및 풀다운 트랜지스터 요소의 분리된 분할 경오 구동 제어를 위해 상기 플립플롭 회로의 cmos 출력 노드제공하는ttl-cmos 변환 플립플롭 회로. [청구항 44] 제43항에 있어서,상기 관통 게이트는 상기 데이타 입력단의 출력 노드 및 상기 마스터 래치의 입력 노드는 사이에 연결된 nmos 트랜지터요소인ttl-cmos 변환 플립 플롭 회로.