파워트랜지스터 디바이스 및 제조방법 document_id 1019910007564

[청구항 1] mos 게이트 콘트롤 특성과 쌍극성 디바이스 순방향 전류를 수행하는 특성을 가지면서, 한 도전성 타입의 기판을 가지는 반도체 재료의 얇은 칩과, 상기기판의 한 표면 위에 드러난 반대 도전성 타입의 반도체 재료의 가볍게 도핑된 층과, 주어진 깊이로 반도체 재료의 상기층의 반대표면으로 연장하는 상기 한 도전성 타입의 거리를 둔 복수의 베이스 영역들, 각각의 표면 채널 영역들을 한정하고 일정 거리를 둔 복수의 베이스 영역들의 각각에 형성된 상기 반대 도전성 타입의 복수 소오스 영역들, 상기 채널영역들 위에 드러난 게이트격리층, 게이트 격리층 위에 드러난 도전성 게이트 층, 기판에 연결된 두 번째 메인전극과 복수의 소오스 영역들에 연결되는 첫번째 메인 전극, 베이스 영역들의 깊이보다 더큰 깊이로 반대표면으로 부터 연장하는 반대 도전성 타입의 캐리어들의 증가된 농도를 가지는 거리를 둔 베이스 영역들 사이의 영역들 및 전체 깊이 위에 반도체 재료의 상기층의 나머지 영역보다 더 큰 상기 증가된 농도를 가지는 것을 특징으로 하는 파워트랜지스터 디바이스 [청구항 2] 제1항에 있어서,상기 증가된 도전영역들이 약 1175℃에서 약 10시간동안 확산에 의해 따르는 반대도전성 타입의 약 3×1012 atoms/㎠ 보다 큰 주입량에 의해형성되는것을특징으로 하는디바이스. [청구항 3] 제1항에 있어서,상기 증가된 도전영역들의 약 6 microns보다 큰깊이가지는것을특징으로 하는디바이스. [청구항 4] 제1항에 있어서,상기 베이스 영역들이셀룰러토폴로지가지는것을특징으로 하는디바이스. [청구항 5] 제4항에 있어서,룰러 베이스 영역들이6각형의모양가지는것을특징으로 하는디바이스. [청구항 6] 제1항에 있어서,상기 베이스 영역들이 길게 늘어난모양가지는것을특징으로 하는디바이스. [청구항 7] 제1항에 있어서,상기 반대 도전타입의 더 멀리있는 층이 상기 가볍게 도핑된 층보다 더 크게 도핑되고, 가볍게 도핑된 층보다 더 얇고,상기층과상기기판사이에드러나는것을특징으로 하는디바이스. [청구항 8] 제1항에 있어서,이웃하는 베이스들 사이 공간의 약 12microns보다 작아서 순방향 전압 하강이 축소되는동안상기디바이스의래치전류증가시키는것을특징으로 하는디바이스. [청구항 9] 제7항에 있어서,도핑된 반대 도전층이장벽전압상태지는것을특징으로 하는디바이스. [청구항 10] 제1항에서 제7항중 어느 한항에 있어서,증가된 농도의 영역들의 밑바닥이 드레인 전극 페이싱과 깊은 베이스들보다 더 깊게 대칭적인 패턴을 형성하고 패턴은 상기 디바이스의 i2l용량을 증가시키기 위해 확장영역에서 제기된 애벌란쉬 항복의 확장영역을 한정하도록 얇은 칩의 표면영역위에 공간들 둔영역들가지는것을특징으로 하는디바이스. [청구항 11] 제1항에서 제7항중 어느 한항에 있어서,상기 칩의 라이프 타임의 줄어드는 것을특징으로 하는디바이스. [청구항 12] 제11항에 있어서,상기 칩이 라이프타임을 줄이기 위해 방사되고 약 12 megarads보다 큰양수용하는것을특징으로 하는디바이스. [청구항 13] 제9항에 있어서,상기 칩이 약 12 megarads보다 큰 양을 수용하는라이프타임방사되는것을특징으로 하는디바이스. [청구항 14] 제10항에 있어서,상기 칩이 약 12 megarads보다 큰 양을 수용하는라이프타임방사되는것을특징으로 하는디바이스. [청구항 15] 제11항에 있어서,상기 칩이 라이프 타임을 줄이기 위하여중금속원자들가지는것을특징으로 하는디바이스. [청구항 16] 제9항에 있어서,상기 칩이 라이프 타임을 줄이기 위하여중금속원자들가지는것을특징으로 하는디바이스. [청구항 17] 제10항에 있어서,상기 칩이 라이프 타임을 줄이기 위하여중금속원자들가지는것을특징으로 하는디바이스. [청구항 18] 기판을 가지고 있는 반도체 재료의 얇은 칩 및 기판의 표면위에 드러난 한도전 타입의 반도체 재료의 가볍게 도핑된 층, 주어진 깊이로 반도체 재료의 상기 반대표면으로 연장하는 반대도전성 타입의 거리를 둔 복수의 베이스 영역들 각각의 표면 채널영역들을 한정하고 일정공간을 둔 복수의 베이스 영역들의 각각에 형성된 한쪽도전 타입의 복수 소오스 영역들, 채널 영역들 위에 드러난 게이트 격리층, 게이트 격리층 위에 드러난 도전성 게이트층, 상기 기판에 연결된 드레인전극과 복수의 소오스 영역들에 연결되는 소오스전극 반도체 재료층의 농도값인 일정 공간을 둔 베이스 영역들 사이에 도핑 농도를 사용할 때 높은 효율의 기생 jfet를 형성하도록 매우 가까운 거리를 가지는 일정 공간을 둔 베이스영역들 층의 나머지 영역보다 큰 도전성을 가지고 베이스 영역들의 깊이보다 깊은층을 표면으로부터 연장하는 한쪽 도전타입의 캐리어들의 증가된 농도를 가지는 상기 일정 공간을 둔 베이스 영역들 사이의 영여들을 가지는 것을 특징으로 하는 파워 트랜지스터 디바이스 [청구항 19] 제18항에 있어서,증가된 농도의 영역들이 약 1175℃에서 10시간동안 확산하여 따르는 한쪽 도전성 타입의 불순물의 약 3×1012 atoms/㎠ 보다 큰 주입량에 의해형성되는것을특징으로 하는디바이스. [청구항 20] 제18항에 있어서,증가된 농도의 영역들의 약 6 microns보다 큰깊이가지는것을특징으로 하는디바이스. [청구항 21] 제18항에 있어서,베이스 영역들이셀룰러토포로지가지는것을특징으로 하는디바이스. [청구항 22] 제21항에 있어서,룰러 베이스 영역들이6각형의모양가지는것을특징으로 하는디바이스. [청구항 23] 제18항에 있어서,상기 반대 도전타입의 더 멀리있는 층이 상기 가볍게 도핑된 층보다 더 크게 도핑되고, 가볍게 도핑된 층보다 더 얇고,상기층과상기기판사이에드러나는것을특징으로 하는디바이스. [청구항 24] 제18항에서 제23항중 어느 한항에 있어서,베이스들보다 더 깊게 연장하는 증가된 농도의 영역들의 밑바닥들이 드레인 전극 페이싱과 깊은 베이스들과 일치하여 더 깊게 대칭적인 패턴을 형성하고 패턴은 상기 디바이스의 i2l용량을 증가시키기 위해 확장된 우선하는 애벌란쉬항복전압한정하는것을특징으로 하는디바이스. [청구항 25] 제18항에 있어서,상기 칩이 약 12 megarads보다 큰 양을 수용하는라이프타임방사되는것을특징으로 하는디바이스. [청구항 26] 제18항에 있어서,상기 칩이 라이프타입을 줄이기 위하여중금속원자들가지는것을특징으로 하는디바이스. [청구항 27] 제1항에서 제7항중 어느 한항과 제18항에 있어서,캐리어들의 증가된 농도가 베이스영역들 아래에서 디바이스들의 전체활성영역위에 균일한깊이연장하는것을특징으로 하는디바이스. [청구항 28] 제11항에 있어서,상기 증가된 농도의 영역들이 베이스들 아래에서 디바이스들의 전체 활성 영역들 위에 균일한 깊이로 연장하고상기칩표면에서끝마치는것을특징으로 하는디바이스. [청구항 36] 한쪽 도전성 타입기판을 가지는 반도체 재료의 얇은 칩, 기판의 한표면 위에 드러난 반대쪽 도전 타입의 반도체 재료의 가볍게 도핑된층, 주어진 깊이로 반도체 재료의 상기 층 반대쪽 표면내로 연장하는 한쪽 도전성의 일정공간을 둔 복수의 베이스 영역들, 각표면채널 영역들을 한정하는 일정 공간을 둔 복수의 베이스 영역들, 각표면채널 영역들을 한정하는 일정 공간을 둔 복수의 베이스 영역들의 각각에 형성된 반대쪽 도전타입의 복수의 소오스 영역들, 채널 영역들위에 드러난 게이트 격리층, 상기 게이트 격리층 위에 드러난 도전 게이트 층, 복수의 소오스영역들에 연결된 첫번째 메인전극, 상기 베이스 영역들의 깊이보다 크게 반대표면으로 부터 연장하는 반대 도전 캐리어들의 증가된 농도를 가지는 공간을 둔 베이스들 사이의 영역들 및 전체깊이 위에 걸쳐있는 층의 나머지 영역보다 큰 상기 증가된 농도를 포함하여, mos 계이트 제어 특성들과 쌍극성 디바이스 순방향전류 수행 특성들을 가지는 것을 특징으로 하는 파워 트랜지스터 디바이스 [청구항 37] 제36항에 있어서,일정 공간을 둔 복수의 베이스 영역들로부터 일정공간을 두고, 상기층의 반대표면내로 연장하는 한 도전타입의 또 다른 영역과, 상기 또 다른 영역에 연결되는 세번때 메인전극더포함하는것을특징으로 하는디바이스. [청구항 38] 제1항에 있어서,일정공간을 둔 복수의 베이스영역들로부터 일정공간을 두고, 상기층의 반대표면내로 연장하는 한 도전 타입의 또 다른 영역과, 상기 또 다른 영역에 연결되는 세번째 메인전극더포함하는것을특징으로 하는디바이스. [청구항 39] 제36항에서 제38항중 어느 한항에 있어서,상기 증가된 도전영역들이 약 1175℃에서 약 10시간동안 확산하여 따르는 반대 도전타입의 약 3×1012 atoms/㎠ 보다 큰 주입량에 의해형성된것을특징으로 하는디바이스. [청구항 40] 제37항에 있어서,증가된 농도의 영역의 아래 바닥이 드레인전극 마주하고 깊은 베이스들보다 깊게 대칭적인 패턴을 형성하고 패턴은 상기 디바이스의 i2l용량을 증가시키기 위해 확장영역에서 제기된 애벌란쉬 항복의 확장영역을 한정하는 얇은 칩의 표면위에 일정공간을 둔 영역들의 토출로지를 가지는 것을 것특징으로 하는디바이스. [청구항 41] 제36항에서 제38항중 어느 한항과 제40항에 있어서,칩의 라이프타임의 줄어드는 것을특징으로 하는디바이스. [청구항 42] 제39항에 있어서,칩의 라이프 타임의 줄어드는 것을특징으로 하는디바이스.