메모리 셀의 증가된 정전용량을 갖는 반도체 메모리장치 document_id 1019910011627

[청구항 1] 상부 주요 표면을 가지며, 주영역(메모리 셀 영역)으로 한정되어지는 반도체 기판(11) 기판의 상부 주요표면을 따라 제1방향으로 서로 병렬이 되게 뻗쳐있는 다수의 워어드라인(wl) 기판의 상부 주요표면을 따라 다른 방향인 제2방향으로 서로 병렬이 되게 뻗쳐있는 다수의 비트 라인(bl) 워어드 라인중의 하나와 비트 라인중의 하나에 대응하는 기판의 주영역상에 각각 제공되며, 기판에 형성되고 기판의 상부 주요표면과 실제로 일치하는 상부 주요표면이 있는 제1확산영역(20)을 갖는 다수의 메모리 셀 트랜지스터(16) 및 제1확산영역에 전기적 접속으로 메모리 셀 트랜지스터의 각각에 제공되며, 상부 주요표면에 의해 한정되는 제1전극(134) 및 기판의 상부 주요표면과 직각인 빙향에서 보여지는 제1전극을 둘러싸는 측면(134), 상부 주요표면과 제1전극의 기복이 있는 측면을 덮는 유전체 막(138)과, 상부 주요표면 및 제1전극의 측면에 대응하는 유전체 막을 덮는 제2전극(140)을 포함하는 메모리 셀 캐패시터(102)로 이루어진 반도체 메모리 장치에 있어서 기판의 상부 주요표면과 직각인 방향에서 보여질때 상기 측면(134a)이 유연한 곡선에 의한 기복이 있는 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치 [청구항 2] 제1항에 있어서,상기 메모리 셀 트랜지스터(16)가 상기 제1확산영역(20)에 인접한 기판(11)의 상부 주요표면상에 제공된 게이트 구조(22-26)를 더 포함하는 것을 특징으로 하는데, 상기 게이트 구조는 메모리 셀 트랜지스터와 대응하는 워어드라인(wl)에 연결된 게이트 전극(24) 및 상기 제1확산영역과 마주보는 게이트 구조의 측에서 기판에 형성되고, 기판의 상부 주요표면과 실제로 일치하는 상부 주요표면을 갖고 메모리 셀 트랜지스터에 대응하는 비트라인(bl)에 접속되는 제2확산영역포함하는반도체 메모리 장치. [청구항 3] 제1항에 있어서,제1전극(134)의 상기 상부 주요표면이 사각에 가까울때 약 0.6㎛에서 1.4㎛까지의 크기를 갖으며, 상기 메모리 셀 캐패시터(102)는 약 30ff의 정전용량을 갖고, 상기 제1전극은 약 0.5㎛의높이갖는것을특징으로 하는반도체 메모리 장치. [청구항 4] 제1항에 있어서,상기 반도체 기판(11)이 부영역(주변영역)으로 형성되고, 상기 반도체 메모리 장치가 상기 부영역상에 형성된트랜지스터더포함하는것을특징으로 하는반도체 메모리 장치. [청구항 5] 제4항에 있어서,상기 반도체 메모리 장치가 메모리 셀 트랜지스터 및 부영역상에 있는 트랜지스터를 덮으며 상부 주요표면을 갖는 절연층(42)과, 절연층의상부 주요표면 상에 제공되는상호연결패턴포함하는것을특징으로 하는반도체 메모리 장치. [청구항 6] 제5항에 있어서,절연층(42)의 상기 상부 주요표면이 주영역을 덮는 부분에서 제1레벨과 부영역을 덮는 부분에서 제2레벨을 갖는 것을 특징으로 하며, 상기 제2레벨이 약 0.5㎛보다 작거나 같은 레벨차의해상기 제1레벨보다 낮은 반도체 메모리 장치 [청구항 10] 제7항에 있어서,상기 주패턴(b)이 상기 다수의 돌출부(203)에 의해 서로 연결되고, 돌출부가 개구에 의해 서로 번갈아서 분리되도록 상기 부패턴이 돌출부에 의해 서로 분리되는다수의개구포함하는것을특징으로 하는제조방법.