반도체 메모리장치 및 그 제조방법 document_id 1019910020526

[청구항 1] 제1메모리셀, 상기 제1메모리셀과 우측으로 대칭되게 형성되는 제2메모리셀, 상기 제2메모리셀과 하측으로 대칭되게 형성되는 제3메모리셀, 및 상기 제3메모리셀과 좌측으로 대칭되게 형성되는 제4메모리셀을 하나의 블록으로 했을 때, 상기 블럭들이 반도체기판 전체에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체 메모리장치에 있어서 각 메모리셀내의 상, 하측에 각각 하나씩 형성되어 횡방향으로 이웃하는 메모리셀들로 연장되며, 셀어레이의 임의부분에서 상기 상, 하측이 연결되는 모양으로 형성되는 워드라인 각 메모리셀의 중앙부에 위치하며 횡방향으로 이웃하는 메모리셀들과 연결되는 모양으로 형성되는 제1일정전원선 상기 제1일정전원선과 평행하는 모양으로 형성된 제2일정전원선 및 각 메모리셀내의 좌, 우측에 각각 하나씩 형성되어 종방향으로 이웃하는 메모리셀들로 연장되는 모양으로 형성되는 비트라인으로 구성되는 것을 특징으로 하는 반도체 메모리장치 [청구항 2] 제 1 항에 있어서,상기 워드라인은 제1의 도전층, 상기 제1일정전원선을 제2의 도전층, 상기 제2일정전원선은 제4의 도전층 및 상기 비트라인은 제5의도전층형성되는것을특징으로 하는반도체 메모리장치. [청구항 3] 제 1 항에 있어서,메모리셀 내에 있는 상기 워드라인 각각마다 상기 워드라인을 게이트로 하는 전송트랜지스터가하나씩형성되는것을특징으로 하는반도체 메모리장치. [청구항 4] 제 3 항에 있어서,상기 전송트랜지스터들의 게이트를 사이에 두고 그 양측에 형성되어 있는 불순물확산영역 중, 셀 안측에 형성되어 있는 불순물확산영역과 그 한쪽의 불순물확산영역을 각각 공유하며, 다른 한쪽의 불순물확산영역은 셀 중앙부에 형성된 불순물확산영역을 서로 공유하는 형태로 두개의구동트랜지스터형성되는것을특징으로 하는반도체 메모리장치. [청구항 5] 제 4 항에 있어서,상기 구동트랜지스터의 게이트는 상기 워드라인과 평행하게배치되는것을특징으로 하는반도체 메모리장치. [청구항 6] 제 4 항에 있어서,상기워드라인 및 상기 구동트랜지스터의 게이트는 같은도전층형성되는것을특징으로 하는반도체 메모리장치. [청구항 7] 제 4 항에 있어서,상기 제1일정전원선은 상기 셀 중앙부에 형성된 불순물확산영역과 접촉되는형태형성되는것을특징으로 하는반도체 메모리장치. [청구항 8] 제 1 항에 있어서,상기 제2일정전원선을 사이에 두고 그 양측에, 상기 제2일정전원선과는 그 한쪽이 연결되는 형태로하나씩의저항소자형성되는것을특징으로 하는반도체 메모리장치. [청구항 9] 제 8 항에 있어서,상기 저항소자는 상기 제2일정전원선과 같은도전층형성되는것을특징으로 하는반도체 메모리장치. [청구항 10] 제 8 항에 있어서,상기 저항소자는 pmos박막트랜지스터인것을특징으로 하는반도체 메모리장치. [청구항 11] 제 8 항에 있어서,상기 저항소자는부하저항인것을특징으로 하는반도체 메모리장치. [청구항 12] 제 4 항에 있어서,상기 비트라인은 전송트랜지스터의 게이트를 사이에 두고 그 양측에 형성되어 있는 불순확산영역 중 셀 외측에 형성되어 있는 불순물확산영역 중 어느하나연결되는것을특징으로 하는반도체 메모리장치. [청구항 14] 제 13 항에 있어서,상기 워드라인들및 두개의 구동트랜지스터의 게이트는 제1의 도전층에 배치되고 상기 일정전원선은 제2의도전층배치되는것을특징으로 하는반도체 메모리장치. [청구항 15] 제 13 항에 있어서,개의 워드라인은 전체 셀어레이의 임의의 영역에서 서로 연결되도록배치되는것을특징으로 하는반도체 메모리장치. [청구항 16] 그 게이트는 제1워드라인과 접속하고, 그 드레인은 제1비트라인과 접속하는 nmos 제1전송트랜지스터 그 게이트는 제2워드라인과 접속하고, 그 드레인은 제2비트라인과 접속하는 nmos 제2전송트랜지스터 상기 제1전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 제1일정전원선(vss)과 연결되며, 그 게이트는 상기 제2전송트랜지스터의 소오스와 접속하는 nmos 제1구동트랜지스터 상기 제2전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 상기 제1일정전원선(vss)과 연결되며, 그 게이트는 상기 제1전송트랜지스터의 소오스와 접속하는 nmos 제2구동트랜지스터 그 한쪽은 상기 제1구동트랜지스터의 드레인과 접속하고, 그 다른 한쪽은 제2일정전원선(vcc)와 접속하는 제1저항소자 및 그 한쪽은 상기 제2구동트랜지스터의 드레인과 접속하고, 그 다른 한쪽은 제2일정전원선(vcc)와 접속하는 제2저항소자로 구성된 메모리셀에 있어서 제1의 도전층에는 두개의 워드라인 및 두개의 구동트랜지스터의 게이트가 배치되고, 제2의 도전층에는 제1일정전원선이 배치되며, 제3의 도전층에는 제1노드 및 제2노드가 배치되며, 제4의 도전층에는 제2일정전원선, 제1저항소자 및 제2저항소자가 배치되며, 제5의 도전층에는 두개의 비트라인이 배치되는 것을 특징으로 하는 반도체 메모리장치 [청구항 17] 제 16 항에 있어서,상기 워드라인을 게이트로 한 전송트랜지스터가 상기 워드라인 각각에하나씩형성되는것을특징으로 하는반도체 메모리장치. [청구항 18] 제 16 항에 있어서,개의 구동트랜지스터들의 게이트는 상기 워드라인과 평행하게배치되는것을특징으로 하는반도체 메모리장치. [청구항 19] 제 18 항에 있어서,상기워드라인은, 상기 두개의 구동트랜지스터의 게이트가 셀 내측에 배치되도록 각각 셀외측배치되는것을특징으로 하는반도체 메모리장치. [청구항 20] 제 16 항에 있어서,상기 제1일정전원선은 상기 셀 중앙부를 지나며 상기 워드라인과는 평행하게배치되는것을특징으로 하는반도체 메모리장치. [청구항 21] 제 20 항에 있어서,상기 제1일정전원선은, 셀 중앙부에 형성되며 상기 두개의 구동트랜지스터가 공유하는불순물확산영역접촉하는것을특징으로 하는반도체 메모리장치. [청구항 22] 제 16 항에 있어서,상기 제1노드는 상기 제2노드와 평행하게배치되는것을특징으로 하는반도체 메모리장치. [청구항 23] 제 16 항에 있어서,상기 제2일정전원선은 셀 중앙부를 지나며, 상기 제1일정전원선과 평행하도록배치되는것을특징으로 하는반도체 메모리장치. [청구항 24] 제 23 항에 있어서,상기제1 및 제2저항소자는 제2일정전원선의 양측에 하나씩 형성되며, 그 한쪽이 상기 제2일정전원선과 연결되도록배치되는것을특징으로 하는반도체 메모리장치. [청구항 25] 반도체기판 ; 상기 반도체기판에 형성되고 그 내부에는 소정모양의 불순물 확산영역들이 형성되어 있는 활성영역 제1의 도전층에 형성되며 제1전송트랜지스터의 게이트로 이용되는 제1워드라인, 제2전송 트랜지스터의 게이트로 이용되는 제2워드라인, 및 상기 제1 및 제2전송트랜지스터의 한쪽 불순물확산영역을 각각 공유하며 상기 제1 및 제2전송트랜지스터 각각에 대해 셀 내측에 형성되는 제1 및 제2구동트랜지스터의 게이트 상기 제1의 도전층이 형성되어 있는 기판전면에 형성되며 상기 불순물확산영역들을 부분적으로 노출시킨 제1의 절연층 상기 제1의 절연층에 형성되며 상기 제1구동트랜지스터의 게이트사이에 형성되는 제1콘택홀 상기 제1워드라인과 제1구동트랜지스터의 게이트사이에 형성되는 제2콘택홀 상기 제2워드라인과 제2구동트랜지스터의 게이트 사이에 형성되는 제3콘택홀, 제1워드라인의 일측에 형성되는 제4콘택홀, 및 제2워드라인의 일측에 형성되는 제5콘택홀 제2의 도전층에 형성되며, 상기 제1콘택홀을 채우면서 셀 중앙을 가로지르는 제1일정전원선, 상기 제2콘택홀을 채우는 형태로 형성된 제1패드, 상기 제3콘택홀을 채우는 형태로 형성된 제2패드, 상기 제4콘택홀을 채우는 형태로 형성된 제3패드, 및 상기 제5콘택홀을 채우는 형태로 형성된 제4패드 상기 제2의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제1의 도전층 및 제2의 도전층을 부분적으로 노출시킨 제2의 절연층 상기 제2의 절연층에 형성되며, 상기 제1패드를 부분적으로 노출시키는 제6콘택홀, 상기 제2패드를 부분적으로 노출시키는 제7콘택홀, 상기 제1구동트랜지스터의 게이트를 부분적으로 노출시키는 제8콘택홀, 및 상기 제2구동트랜지스터의 게이트를 부분적으로 노출시키는 제9콘택홀 제3의 도전층에 형성되며, 상기 제6콘택홀과 제9콘택홀을 연결하는 제1노드, 및 상기 제7콘택홀과 제8콘택홀을 연결하는 제2노드 상기 제3의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제3의 도전층을 부분적으로 노출시킨 제3의 절연층 상기 제3의 절연층에 형성되며, 상기 제1노드를 부분적으로 노출시키는 제10콘택홀, 및 상기 제2노드를 부분적으로 노출시키는 제11콘택홀 제4의 도전층에 형성되며, 셀 중앙부를 가로지르는 모양으로 형성된 제2일정전원선, 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제10콘택홀을 채우는 형태로 형성된 제2저항소자, 및 한쪽은 상기 제2일정전원선과 연결되고 다른 한쪽은 상기 제11콘택홀을 채우는 형태로 형성된 제1저항소자 상기 제4의 도전층이 형성되어 있는 기판 전면에 형성되며, 상기 제2의 도전층을 부분적으로 노출시킨 제4의 절연층 상기 제4의 절연층에 형성되며, 상기 제3패드를 부분적으로 노출시키는 제12콘택홀, 및 상기 제4패드를 부분적으로 노출시키는 제13콘택홀 및 제5의 도전층에 형성되며, 상기 제12콘택홀을 채우며 상기 워드라인들에 대해 수직으로 배치된 제1비트라인, 및 상기 제13콘택홀을 채우며 상기 워드라인들에 대해 수직으로 배치된 제2비트라인으로 구성되는 것을 특징으로 하는 반도체 메모리장치 [청구항 26] 제 25 항에 있어서,상기제1 및 제2전송트랜지스터의 게이트는 상기 제1 및 제2워드라인과 평행하게형성되는것을특징으로 하는반도체 메모리장치. [청구항 27] 제 26 항에 있어서,상기제1 및 제2구동트랜지스터의 게이트는 상기 제1 및 제2워드라인 각각보다 셀내측형성되는것을특징으로 하는반도체 메모리장치. [청구항 28] 제 25 항에 있어서,상기제1 및 제2워드라인은 셀어레이의임의의부분서로연결되는것을특징으로 하는반도체 메모리장치. [청구항 29] 제 25 항에 있어서,상기 제1일정전원선은 상기 워드라인과 평행하게배치되는것을특징으로 하는반도체 메모리장치. [청구항 30] 제 25 항에 있어서,상기 제1패드는 제1워드라인측으로 확장된 형태로 형성되고, 상기 제2패드는 제2워드라인측으로 확장된형태형성되는것을특징으로 하는반도체 메모리장치. [청구항 31] 제 25 항에 있어서,상기 제2일정전원선nan은상기제1일정전원선일치하는것을특징으로 하는반도체 메모리장치. [청구항 32] 제 31 항에 있어서,상기 제2일정전원선은 상기 제1일정전원선과 평행하게배치되는것을특징으로 하는반도체 메모리장치. [청구항 33] 제 25 항에 있어서,상기 활성영역nan은직사각형모양형성되는것을특징으로 하는반도체 메모리장치. [청구항 34] 제 33 항에 있어서,상기 활성영역을 직사각형 모양으로형성되는것을특징으로 하는반도체 메모리장치. [청구항 48] 제 47 항에 있어서,상기제1 및 제2워드라인은 상기 제1 및 제2구동트랜지스터의 게이트가 셀 내측에 형성되도록 각각 셀외측형성되는것을특징으로 하는반도체 메모리장치의 제조방법.