단일 가요성 와이어 버스를 갖는 마스터-슬레이브 데이타 전송 시스템 document_id 1019910022457

[청구항 1] 슬레이브(s)에서의 데이타 싱크나 데이타 소스를 한정하는 어드레스 부분(ad), 전송 데이타 및 판독 데이타를 포함하는 데이타 부분(at), 및 시작(si) 및 종료 정보를 포함하는 메세지(t)에 의하여 단일-와이어 버스(b)를 거쳐 데이타를 전송하는 입출력단(io)을 통하여 슬레이브(s)로부터 데이타를 판독하거나 슬레이브(s)로 데이타를 발송하는 마스터(m)를 구비한 장치에 있어서 상기 단일-와이어 버스에 각각의 입력/출력단(io,io')을 거쳐 접속되어 있는 적어도 하나 이상의 마스터(m,m1,m2)및 적어도 하나 이상의 슬레이브(s,s1,s2,s3) 상기 어드레스부분(ad)의 길이를 상기 메세지(t) 마다 임의로 결정하기 위하여 어드레스 부분(ad)의 끝부분에 배열된 제1 라벨(m1) 번지 지정될 각 슬레이브(s)에 구비되는 어드레스 길이 검사 장치(ue) 상기 메세지(t) 마다 임의로 설정된 데이타 부분(dt)의 길이 상기 메세지(t) 상에 중첩되어 있는 비트 클럭(bt) 적어도 메세지(t)의 주기 동안 다른 마스터들(m1,m2)을 동결시키는 시작 정보(si) 및 우선 순위 제어 목적을 위하여 제공되어 둘 또는 그 이상의 마스터간의 회선 쟁탈을 방지하는 출력 에러 검출기(af)를 구비한 것을 특징으로 하는 마스터-슬레이브 데이타 전송 시스템 [청구항 2] 제1항에 있어서,상기 메세지(t)가 제1 라벨(m1) 뒤에 삽입되는 동기 비트(sb)를 구비하며 ; 상기 슬레이브(s)가 상기 동기 비트(sb)를 제1 논리 상태로 유지 시키도록 하여 메세지(t) 처리중임을 상기 마스터(m)에게 인식 시키며 ; 상기 동기 비트(sb)를 제2 논리 상태(0)로 변화시킴에 의해 형성되는 비준비 신호에 의하여 상기 슬레이브(s)로 하여금 상기 메세지(t)를 처리할 준비가 되어 있지 않음을 상기 마스터(m)에게 인식시키고 ; 및 상기 마스터(m)가 상기 종료 정보(oi)를 발송하여상기단일 와이어버스포기하도록한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 3] 제2항에 있어서,상기 어드레스 부분(ad)이 장치 어드레스(de) 및/또는 내부 어드레스(ia) 및/또는동작어드레스구비한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 4] 제3항상기 데이타 부분(dt)이 상기 각 내부 어드레스(ia)에 의하여 지정된 위치내에 기록되어질프로그램명령구비한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 5] 제2항에 있어서,상기 데이타 부분(dt) 및 종료 정보(oi) 사이에 순서대로 배열된 제2 라벨(m2), 데이타 부분(dt) 및/또는 어드레스 부분(ad) 검사용 가변 길이 시험 부분(tx), 및 금지 비트(bb)를 추가로 구비하고 ; 및 에러가 검출되었을때, 상기 슬레이브(s)가 금지 비트(bb)의 상태를 변화시켜 전송된 메세지(t)를 삭제한다는삭제신호발생하도록한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 6] 제1항에 있어서,상기 메세지(t)이외의 구간에서 단일-와이어 버스(b) 상에 비트 클럭(bt)을 전송함에 의하여 접속된 슬레이브를 동작 상태로 하고 ; 및 상기 단일 와이어 버스(b) 상에 비트 클럭(bt)를 금지함에 의하여 적어도 하나 이상의 슬레이브(s,s1,s2,s3)를 커렌트-세이빙대기상태로한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 7] 제1항에 있어서,상기 메세지(t)에서의 비트의 논리 상태(1, 0)가 상기 단일-와이어 버스(b)의 제1 상태(h) 및 제2 상태(l)간의 제1 또는 제2 시간비에 의하여 정의되고, 각 비트 클럭 주기의 시작이 상기 제2 상태(l)로부터 상기 제2 상태로의 전이에 의하여 정의되며 ; 및 상기 제1, 제2, 및 제3 라벨(m1,m2,m3) 그리고 종료 정보(oi)의 비트가 상기 제1 및 제2 상태(h,l)간의 제3 시간비, 특히 1:1의비정의되도록한것을특징으로 하는마스터-슬레이브 데이타 시스템. [청구항 8] 제5항에 있어서,상기 동기 비트(sb) 및 금지 비트(bb)가 각각 제1 및 제2 상태(h,l)간의 제1 또는 제2 시간비로 정의된 제1 논리 상태(1)또는 제2 논리 상태(0)를 갖도록 하여 ; 상기 제1 논리 상태(1)로 메세지(t)의 정상적인 처리를 신호하고, 및 상기 제2 논리 상태(0)로 메세지(t)의중단또는무효신호하도록한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 9] 제1항에 있어서,상기 단일-와이어 버스(b)와 접속된 상기 마스터들(m,m1,m2) 및 슬레이브들(s,s1,s2,s3)의 입력/출력단(io,io')이 하나의 마스터나 하나의 슬레이브에 의해 강제로 점유될 수 있는 단일-와이어 버스의 상태(l)중 하나를 갖는 와이어드 오아를 형성하고, 제2 시간비에서 점유된 상태의 기간이 제1 시간비에서 점유 상태의 기간 보다 길게되도록 한 것특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 10] 제1항에 있어서,상기 어드레스 길이 검사 장치(ue)가 수신된 어드레스 부분(ad)을 저장하는 쉬프트 레지스터(sr)를 구비하고 ; 상기 쉬프트 레지스터(sr)가 적어도 인식 가능한 어드레스의 비트의 수(n)+1 개의 쉬프트 레지스터단을 구비하고 ; 최근의 시작 정보(si)에 의하여, 제1 쉬프트 레지스터단을 1로 세트하고 다른 쉬프트 레지스터단들을 0으로 세트하며 ; 및 상기 제1 라벨(m1)이 시작 시간 이후 1이 쉬프트 레지스터단(n+1)에 도착했는가 그렇지 않으면 아직 도착하지 않았는가를 검사하는 평가 회로와 함께 어드레스 길이검사시작시키도록한것을특징으로 하는마스터-슬레이브 데이타 전송 시스템. [청구항 11] 제1항에서와 같은 데이타 전송 시스템을 구비한 센서 소자에 있어서,상기 메세지(t)에 의하여 자신의 한쪽 리드에 접속되는 상기 단일-와이어 버스(b)를 통해 상기 마스터(m)에 의해 판독 가능하도록 아날로그-디지탈 변환기(ac)에 의하여 디지탈화되어 메모리셀(ri)에 저장되는 신호값들을 갖는 데이타 소스(dq')로서 적어도 하나의 아날로그 신호 소스(q)를 포함하여 상기 슬레이브(s)를 형성하는센서소자구비한것을특징으로 하는센서 소자. [청구항 12] 제11항에 있어서,상기 슬레이브(s,s3)에 있는 둘 또는 그 이상의 상기 아날로그 신호 소스(q1,q2)가 독립적인 제1 멀티플렉서(p1)에 의해 선택되어 아날로그-디지탈 변환기(ac)에 의하여 디지탈화되고 ; 아날로그-디지탈 변환기(ac)의 출력 데이타가 상기 제1 멀티플렉서(p1)와 동기된 제2 멀티플렉서(p2)에 의하여 각 아날로그 신호 소스에 해당하는 하나의 메모리 셀(r1,r2,r3)에 저장되며 ; 및 각 메모리 셀(r1,r2,r3)이 단일 와이어 버스를 거치는 장치 어드레스(da) 및 내부 어드레스(ia)에 의해서선택되도록한것을특징으로 하는센서 소자. [청구항 13] 제11항에 있어서,상기 단일 와이어 버스(b)에 접속된 제1 도선(a1), 양의 전원 전압에 접속된 제2 도선(a2), 및 음의 전원 전압에 접속된 제3 도선(a3)을 갖는 최소한 3개의 도선을 갖도록한 것특징으로 하는센서 소자. [청구항 14] 제13항에 있어서,상기제2 및 제3 도선(a2,a3) 사이에서 측정된 전압(u) 또는 전류(i)가 단일 와이어 버스(b)에 의한 데이타 워드로 판독될 수 있도록한 것특징으로 하는센서 소자. [청구항 15] 제14항에 있어서,상기 센서 소자가 적어도 두개의 정의된 단계에서 상기 제2 및 제3 도선(a2,a3) 사이의 전류 흐름(i) 가변하는 전류 소스 절환 스위치(xu)를 포함하고 ; 및/또는 상기 센서 소자가 적어도 두개의 정의된 단계에서 상기 제2 및 제3도선 사이의 전압(u)을 가변하는 전압 소스 절환 장치(xq)를추가구비한것을특징으로 하는센서 소자. [청구항 16] 제1항과 같은 데이타 전송 시스템을 구비한 메모리 소자에 있어서,상기 동작 어드레스(oa)에 의하여 판독 모드로부터 기로 모드 절환됨과 아울러 장치 어드레스(da) 및/또는 내부 어드레스(ia)에 의하여 데이타를 판독 및/또는 기록할 수 있는 다수의 메모리 셀(ri)로 이루어진 모놀리식 집적 메모리 장치로서 구성된 상기 데이타 소스 또는 데이타 싱크를 갖는슬레이브형성하도록한것을특징으로 하는메모리 소자. [청구항 17] 제16항에 있어서,상기 슬레이브(s4,s5)가 판독 및/또는 기록 동작을 포함하는 소정 어드레스 주기를 위한 어드레스 연산 장치를 추가로 구비하여 판독 및/또는 기록 동작을 포함하는 어드레스 주기를 요청한 후 후속 메세지(t)에서어드레스부분생략되도록한것을특징으로 하는메모리 장치. [청구항 18] 제17항에 있어서,상기 어드레스 연산 장치(ap) 및 메모리 장치가 상기 모놀리식 집적 회로의 일부분품이고 ; 상기 어드레스 연산 장치(ap)를 위한 프로그램이 상기 메모리 장치(mr)의 보호 영역에 있는 어드레스 연산 프로그램으로서 저장되어 있으며 ; 및 상기 어드레스 연산 프로그램이 상기 단일 와이어 버스(b)를 거쳐상기메모리장치내기록되도록한것을특징으로 하는메모리 장치. [청구항 19] 제16항에 있어서,상기 단일 와이어 버스(b)에 접속된 제1 도선(a1), 양의 전원 전압에 접속된 제2 도선(a2), 및 음의 전원 전압에 접속된 제3 도선(a3)을 갖는 최소한 3개의 도선을 갖도록한 것특징으로 하는메모리 장치. [청구항 20] 제17항에 있어서,상기 메모리 소자가 메모리 어드레스를 공급하기 위한 도선을 갖지 않고 ; 프로그래밍을 실시할시 단일 와이어 버스(b)에 접속된 도선이 어드레스 연산 프로그램을 제공하는데 이용되며 ; 정상 동작 실행시 어드레스의 내부 연산을 외부 판독 신호(sa)와 동기 시키고 ; 및 데이타 워드의 모든 비트를 데이타 도선들을 거쳐 병렬로입력출력되도록한것을특징으로 하는메모리 장치. [청구항 21] 제20항에 있어서,텔레비젼 신호 레인지(range)로부터의 비디오 데이타를 고정된 어드레스 주기로기록판독되도록한것을특징으로 하는메모리 장치.