문맥 (context)
[청구항 2]
제1항에 있어서,상기 제2절연막은 실리콘 질화막(窒化膜)을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 misfet의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 misfet의 드레인영역과, 상기 제2절연막과, 상기 제1도전막으로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 3]
제1항 또는 제2항에 있어서,상기 제1도전막은, 행(行) 및 열(列)방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 5]
제4항에 있어서,상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 6]
제4항 또는 제5항에 있어서,상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀의 제1 및 제2구동용 misfet의 게이트전극 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 7]
제4항 또는 제5항에 있어서,상기 제2도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 misfet의 게이트전극으로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 8]
제4항에 있어서,상기제1 및 제2구동용 misfet는 n채널 misfet로 구성되고, 상기 제1도전막은 n형의 반도체막으로 구성되며, 상기 제1도전막과 동층의 도전막으로, 주변회로를 구성하는 n채널 misfet의 소스 또는 드레인영역에 전기적으로 접속되는패드층구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 9]
제4항 또는 제8항에 있어서,상기제1 및 제2부하용 misfet는 p채널 misfet로 구성되고, 상기 제2도전막은 p형의 반도체막으로 구성되며, 상기 제2도전막과 동층의 도전막으로, 주변회로를 구성하는 p채널 misfet의 소스 또는 드레인영역에 전기적으로 접속되는패드층구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 10]
제4항 또는 제5항에 있어서,상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 misfit의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 misfet의 드레인영역과, 상기 제2절연막과, 상기 제2도전막으로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 12]
제11항에 있어서,상기 제1부하소자는 제1부하용 misfet로 구성되고, 상기 제2부하소자는 제2부하용 misfet로 구성되며, 상기 제1부하용 misfet의 소스 및 드레인영역은 제1반도체막 내에 형성되고, 상기 제2부하용 misfet의 소스 및 드레인영역은 제2반도체막 내에 형성되며, 상기 제1부하용 misfet의 드레인영역은, 상기 제1구동용 misfet의 드레인영역과 상기 제2부하용 misfet의 게이트전극에 전기적으로 접속되고, 상기 제2부하용 misfet의 드레인영역은, 상기 제2구동용 misfet의 드레인영역과 상기 제1부하용 misfet의 게이트전극에 전기적으로 접속되며, 상기 행 및 열 방향으로 인접하는 4개의 메모리셀의 제1반도체막은 일체로 구성되고, 상기 행 및 열 방향으로 인접하는 4개의 메모리셀의 제2반도체막은 일체로 구성되며, 상기 제1도전막은, 상기 제1접속구멍을 통하여 상기 제1반도체막에 전기적으로 접속됨과 동시에 상기 제2접속구멍을 통하여 상기 제2반도체막에전기적접속되는것을특징으로 하는반도체 집적회로장치.
[청구항 13]
제11항 또는 제12항에 있어서,상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 14]
제11항 또는 12항에 있어서,및 제2구동용misfet의 게이트전극의 상부에 제2도전막이 형성되고, 상기 제2도전막의 상부에 상기 제1절연막이 형성되며, 상기 제2도전막은, 상기 제1 및 제2구동용 misfet의 게이트전극의 소스영역에전기적접속되는것을특징으로 하는반도체 집적회로장치.
[청구항 15]
제14항에 있어서,상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 16]
제11항 또는 제12항에 있어서,상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하소자로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 17]
제12항에 있어서,상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 misfet의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 misfet의 드레인영역 및 게이트전극과, 상기 제2절연막과, 상기 제2도전막으로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 19]
제18항에 있어서,상기제1 및 제2부하용 misfet의 게이트전극 및 반도체막 상에 제2절연막이 형성되고, 제1도전막은, 상기 제2절연막 상에 상기 제1 및 제2부하용 misfet의 게이트 전극 및 반도체막을 피복하도록 형성됨과 동시에 상기 제1 및 제2부하용 misfet의 소스영역에 전기적으로 접속되며, 상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 misfet로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 20]
제19항에 있어서,상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 misfet의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 misfet의 드레인영역 및 게이트전극과, 상기 제2절연과, 상기 제1도전막으로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 21]
제19항 또는 제20항에 있어서,상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 22]
제18항 또는 제19항에 있어서,상기제1, 제2구동용 misfet의 게이트전극의 상부에 상기 제1 및 제2구동용 misfet와 소스영역에 전기적으로 접속되는 제2도전막이 형성되며, 상기 제2도전막 상에상기제1절연막형성되는것을특징으로 하는반도체 집적회로장치.
[청구항 23]
제22항에 있어서,상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 31]
제30항에 있어서,상기 제1부하소자는 제1부하용 misfet로 구성되고, 상기 제2부하소자는 제2부하용 misfet로 구성되며, 상기 제1절연막 상에 제1 및 제2부하용 misfet의 소스 및 드레인영역으로서 작용하는 반도체막과, 상기 제1 및 제2부하용 misfet의 게이트전극이 형성되고, 상기 제1도전막과, 상기 제2절연막과, 상기 제1 및 제2부하용 misfet로상기용량소자형성되는것을특징으로 하는반도체 집적회로장치.
[청구항 32]
제31항에 있어서,상기제1 및 제2부하용 misfet의 게이트전극 및 반도체막 상에 제2절연막이 형성되고, 제1도전막은, 상기 제2절연막 상에 상기 제1 및 제2부하용 misfet의 게이트 전극 및 반도체 막을 피복하도록 형성됨과 동시에, 상기 제1 및 제2부하용 misfet의 소스영역에 전기적으로 접속되며, 상기 제1도전막과 상기 제2절연막과, 상기 제1 및 제2부하용 misfet로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 33]
제31항 또는 제32항에 있어서,상기 제2절연막은 실리콘 질화막을 포함하고, 상기 실리콘 질화막은, 상기 제1 및 제2부하용 misfet의 소스 및 드레인영역, 게이트전극을 피복하도록 형성되며, 상기 제1 및 제2부하용 misfet의 드레인영역 및 게이트전극과, 상기 제2절연막과, 상기 제1도전막으로용량소자구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 34]
제30항 또는 제31항에 있어서,상기 제1도전막은, 행 및 열 방향으로 인접하는 메모리셀 상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
[청구항 35]
제30항 또는 제31항에 있어서,상기제1, 제2구동용 misfet의 게이트전극의 상부에, 상기 제1 및 제2구동용 misfet의 소스영역에 전기적 으로 접속되는 제2도전막이 형성되며, 상기 제2도전막 상에상기제1절연막형성되는것을특징으로 하는반도체 집적회로장치.
[청구항 36]
제35항에 있어서,상기 제2도전막은, 행 및 열 방향으로 인접하는 메모리셀상을 연장하여구성되는것을특징으로 하는반도체 집적회로장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
청구항 12항에 기재된 반도체 집적회로장치에서, 제1부하용 misfet의 드레인영역과 전기적으로 접속되는 구성 요소들은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation청구항 12항을 바탕으로 제1부하용 misfet의 드레인영역과 전기적으로 접속되는 구성 요소들을 찾아 목록화해야 한다.
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2정보 추출
information_extraction청구항 12항에서 제1부하용 misfet의 드레인영역에 관한 기술적 연결 관계를 추출한다.
- 상기 제1부하용 misfet의 드레인영역은, 상기 제1구동용 misfet의 드레인영역과 상기 제2부하용 misfet의 게이트전극에 전기적으로 접속되고
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3근거 선택
evidence_selection제1부하용 misfet의 드레인영역과 직접적으로 연결된다고 명시된 구절을 선택한다.
- 상기 제1부하용 misfet의 드레인영역은, 상기 제1구동용 misfet의 드레인영역과 상기 제2부하용 misfet의 게이트전극에 전기적으로 접속되고
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4논리 통합
logical_integration추출된 근거에 따라 제1부하용 misfet의 드레인영역과 접속되는 대상은 '제1구동용 misfet의 드레인영역'과 '제2부하용 misfet의 게이트전극'임을 확인한다.
- 상기 제1부하용 misfet의 드레인영역은, 상기 제1구동용 misfet의 드레인영역과 상기 제2부하용 misfet의 게이트전극에 전기적으로 접속되고
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5결론 도출
conclusion_formulation질문에 대한 답변으로 두 가지 구성 요소를 나열하여 결론을 도출한다.
- 상기 제1부하용 misfet의 드레인영역은, 상기 제1구동용 misfet의 드레인영역과 상기 제2부하용 misfet의 게이트전극에 전기적으로 접속되고
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6답변 생성
answer_generation최종 답변 형식을 리스트 형태로 작성한다.
- 상기 제1부하용 misfet의 드레인영역은, 상기 제1구동용 misfet의 드레인영역과 상기 제2부하용 misfet의 게이트전극에 전기적으로 접속되고
최종 답변 (final_answer)
제1구동용 misfet의 드레인영역, 제2부하용 misfet의 게이트전극
핵심 해석 (core_interpretation)
제1부하용 misfet의 드레인영역이 제1구동용 misfet의 드레인영역 및 제2부하용 misfet의 게이트전극과 전기적으로 연결되어 회로를 구성하는 관계를 나타낸다.