문맥 (context)
[청구항 1]
셀 어레이부와 주변회로부로 구분된 반도체기판
상기 반도체기판의 셀 어레이부 내에 일정한 간격을 두고 형성된 소오스 및 드레인과, 상기 소오스와 드레인 사이에 게이트절연막을 개재하여 형성된 게이트를 갖는 제1트랜지스터, 및 상기 기판의 주변회로부에 형성된 제2트랜지스터
상기 결과물 전면에 형성되고, 상기 제1트랜지스터의 게이트를 노출시키는 제1콘택홀, 및 상기 제2트랜지스터의 게이트, 소오스 및 드레인을 각각 노출시키는 제2콘택홀들을 갖는 제1절연막
상기 제1절연막 상에 형성되고, 상기 제1콘택홀을 통해 상기 제1트랜지스터의 게이트에 접속되는 제1금속물질의 제1패턴층, 및 상기 제2콘택홀을 통해 상기 제2트랜지스터의 게이트, 소오스 및 드레인에 각각 접속되는 제1금속물질의 제2패턴층들
상기 결과물 전면에 형성되는 제2절연막
상기 제2절연막 상에 형성되고, 상기 제1트랜지스터의 소오스영역에 접속되는 스토리지전극 및 상기 스토리지전극 상에 유전체막을 개재하여 형성된 플레이트전극을 갖는 커패시터
상기 결과물 전면에 형성되는 제3절연막
상기 제2 및 제3절연막에 형성되고, 상기 제1금속물질의 제1 및 제2패턴층들에 각각 접속되는 제1비아홀들
및 상기 제3절연막 상에 여성되고, 상기 제1비아홀들을 통해 상기 제1금속의 제1 및 제2패턴층들에 각각 접속되는 제2금속물질의 제3패턴층들을 구비하는 것을 특징으로 하는 반도체 메모리장치
[청구항 2]
제1항에 있어서,상기 제3절연막에 형성된 상기 커패시터의 플레이트전극을 노출시키는 제2비아홀, 및 상기 제3절연막 상에 형성되고 상기 제2비아홀을 통해 플레이트전극에 접속되는제2금속물의제4패턴층더구비하는것을특징으로 하는반도체 메모리장치.
[청구항 3]
제1항에 있어서,상기제1 및 제2트랜지스터와 제1금속물질의 제1 및 제2패턴층들 사이에 개재된 절연막 및 상기 제1트랜지스터의 드레인영역에 접속되는비트라인더구비하는것을특징으로 하는반도체 메모리장치.
[청구항 4]
제3항에 있어서,상기 제1 절연막에 형성된 상기 비트라인을 노출시키는 제3콘택홀, 및 상기 제1절연막 상에 형성되고 상기 제3콘택홀을 통해 비트라인에 접속되는제1금속물질의패턴층더구비하는것을특징으로 하는반도체 메모리장치.
[청구항 5]
제1항에 있어서,상기 제1절연막과 제1금속물질의 제1 및 제2패턴층들 사이에 형성되는, 상기 제1콘택홀의 콘택저항을 감소시키고 정션을 보호하기 위한장벽금속층더구비하는것을특징으로 하는반도체 메모리장치.
[청구항 6]
제1항에 있어서,상기 제1금속물질의 제1 및 제2패턴층들은반도체메모리장치의다층배선의최하층배선인것을특징으로 하는반도체 메모리장치.
[청구항 7]
제1항에 있어서,상기 제1절연막과 제2절연막에 형성된 상기 제1트랜지스터의 소오스영역을 노출시키는 스토리지노드 콘택홀, 및 상기 스토리지노드 콘택홀의 측면부에 절연물질로 이루어진측벽스페이서더구비하는것을특징으로 하는반도체 메모리장치.
[청구항 13]
제8항에 있어서,상기 제2절연막을 형성하는 단계 후, 상기 제2절연막 및 제1절연막을 부분적으로 식각하여 상기 셀어레이부에 형성된 제1트랜지스터의 소오스 영역을 노출시키는 스토리지노드 콘택홀을 형성하는 단계 ; 및 상기 결과물 전면에 절연물질을 증착하고 이를 이방성식각함으로써, 스토리지노드 콘택홀의 측면부에 절연물질로 이루어진 측벽 스페이서를 형성하는단계더구비하는것을특징으로 하는반도체 메모리장치의 제조방법.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
반도체 메모리 장치에서 제1트랜지스터의 게이트와 접속되는 제1패턴층 및 제2트랜지스터의 게이트, 소오스, 드레인과 각각 접속되는 제2패턴층들은 어떠한 경로를 통해 형성된 콘택홀을 이용하는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제1패턴층과 제2패턴층들이 각각 어떤 콘택홀을 통해 트랜지스터의 구성 요소들에 접속되는지 그 경로를 파악해야 한다.
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2정보 추출
information_extraction제1패턴층은 제1콘택홀을 통해 제1트랜지스터의 게이트에 접속되며, 제2패턴층들은 제2콘택홀을 통해 제2트랜지스터의 게이트, 소오스, 드레인에 접속된다.
- 상기 제1콘택홀을 통해 상기 제1트랜지스터의 게이트에 접속되는 제1금속물질의 제1패턴층, 및 상기 제2콘택홀을 통해 상기 제2트랜지스터의 게이트, 소오스 및 드레인에 각각 접속되는 제1금속물질의 제2패턴층들
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3근거 선택
evidence_selection제1패턴층의 접속 경로인 '제1콘택홀'과 제2패턴층들의 접속 경로인 '제2콘택홀'에 관한 구절을 선택한다.
- 상기 제1콘택홀을 통해 상기 제1트랜지스터의 게이트에 접속되는 제1금속물질의 제1패턴층, 및 상기 제2콘택홀을 통해 상기 제2트랜지스터의 게이트, 소오스 및 드레인에 각각 접속되는 제1금속물질의 제2패턴층들
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4논리 통합
logical_integration제1패턴층은 제1콘택홀을 이용하고, 제2패턴층들은 제2콘택홀을 이용한다는 대응 관계를 도출한다.
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5결론 도출
conclusion_formulation질문에 대한 직접적인 답변으로 제1패턴층은 제1콘택홀을, 제2패턴층들은 제2콘택홀을 이용함을 정리한다.
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6답변 생성
answer_generation추출된 정보를 바탕으로 최종 답변을 작성한다.
최종 답변 (final_answer)
제1패턴층은 제1콘택홀을 이용하고, 제2패턴층들은 제2콘택홀을 이용한다.
핵심 해석 (core_interpretation)
반도체 메모리 장치에서 제1금속물질로 형성된 패턴층들이 각각의 트랜지스터 구성 요소에 접속되기 위해 사용하는 서로 다른 콘택홀(제1콘택홀 및 제2콘택홀)의 연결 관계를 나타낸다.