다이나믹형 RAM document_id 1019940006240

[청구항 2] 제1항에 있어서,상기제1의 카운터 출력검출회로는 컬럼어드레스 스트로브신호가 제1레벨로된 시점을 기준으로해서 일정타임 이상 제1레벨이 유지되는 것을 검출하는 것이고, 이 검출결과에 의해 전체의 메모리셀에 1회의 리플레쉬 동작이 집중적으로 행해지는 버스트 리플레쉬가 개시되며, 상기 버스트 리플레쉬의 종료 시점에서 일정의 포-즈 타임 경과한 것을 상기 제3카운터 출력검출회로가 다음의 버스트 리플레쉬로 이행하는 동작을 행함과 동시에, 로우어드레스 스트로브 신호가 제2레벨로 되는것에 의해 상기 버스트 리플레쉬 동작 및 포-즈 상태의 한쪽해제되도록 한다이나믹형 ram. [청구항 3] 제2항에 있어서,상기 포-즈 타임은, 제3카운터 출력검출회로의 출력신호, 더미 메모리셀의 차지 전압 레벨 보지상태 검출신호 및 전원전압 변동정보중, 어느쪽이 하나의 출력으로 되는 것에 의해 종료되어서 상기 버스트 리플레쉬 동작개시되도록한다이나믹형 ram. [청구항 4] 제1항에 있어서,상기 카운터 회로는, 비동기식으로 시리얼로 캐리신호가 하나의 비트에서 다음의 상위 비트로 전송되는 형식의 2진 카운터 회로를 포함하고, 적어도 제1 카운터 및 재 3카운터 출력검출회로는 상기 기본 오실레이터의 출력펄스 또는 상기 기본 오실레이터의 지연펄스에 의해 카운터 회로가 계수동작을 행하는 펄스엣지에 대해서 일정타임 지연되어서 발생하는 펄스에 동기해서 출력검출동작행해지도록한 다이나믹형 ram. [청구항 5] 제1항에 있어서,상기 기본 오실레이터, 미소 정전류에 의해 동작 상태로 되고, 기수개로 되는 cmos인 버터 회로가 링상태로 종렬접속하여서 구성되며, 상기 미소정전류가 상기 검출의 모드에 응해서 절환되는 것에 의해 주파수가 가변되는 오실레이터로 되는다이나믹형 ram. [청구항 6] 제1항에 있어서,상기 기본 오실레이터는 차지 펌프회로를 사용한 전압발생회로로 공급되는 펄스신호를 형성하고, 정상적인 발진동작을 행하는 것이며, 상기 오실레이터의 발진 펄스는 셀프 리플레쉬 모드때에만 게이트 회로를 통해서 카운터 회로공급되도록한다이나믹형 ram. [청구항 8] 제7항에 있어서,더미셀의 차지 전압레벨을 모니터하고 그의 차지 전압레벨이 미리 정하여진 레벨이 하로 하강할 때 포-즈 중지 신호를 발생하기 위한 제5수단을 더 구비하되, 상기 제5수단은 상기 콘트롤러에 결합되며, 상기 콘크롤러는 제5수단에서 상기 포-즈 중지 신호를 수신할 때 상기 제4수단에 대해서상기제3검출신호발생시키도록있는리플레쉬 제어회로. [청구항 9] 제7항에 있어서,상기 메모리장치의 전원전압레벨을 모니터하고, 그 전원전압레벨이 변동할 때 포-즈 중지신호를 발생하기 위한 제6수단을 더 구비하되, 상기 제6수단은 상기 콘트롤러에 결합되며, 상기 콘트롤러는 제6수단에서 상기 포-즈중지 신호를 수신할 때 상기 제4수단에서 대해서상기제3검출신호발생시키도록있는리플레쉬 제어회로. [청구항 10] 제7항에 있어서,상기 제1수단, 상기 제3수단 및 제4수단은 복수비트를 가진 하나의 2진 카운터로 구성되며, 상기 제1수단은 비교적 저위의 비트로 구성되고, 상기 제4수단은 비교적 고위의 비트로 구성되며, 상기 제3수단은 상기 비교적 고위 비트와 상기 비교적 저위 비트사이에 있는 비트구성되어 있는리플레쉬 제어회로. [청구항 11] 제7항에 있어서,상기 콘트롤러의 제어에 의해 상기 오실레이터는 상기 기본 클럭 펄스신호의 반복 주파수를 변화시키는 수단더 포함하는리플레쉬 제어회로. [청구항 12] 제7항에 규정된, 리플레쉬 제어회로를 구비하는 반도체 메모리장치