반도체집적회로장치 document_id 1019940013159

[청구항 2] 제1항에 있어서,상기 기준전압선이 상기 전원전압선상에 형성되고, 상기 제1 및 제2의 국소배선이 상기 기준전압선상에 형성되고, 상기 기준전압선이 상기 제1 및 제2의 국소배선중첩하는반도체장치. [청구항 3] 제1항에 있어서,상기 전원전압선이 상기 기준전압선상에 형성되고, 상기 제1 및 제2의 국소배선이 상기 전원전압선상에 형성되고, 상기 전원전압선이 상기 제1 및 제2의 국소배선중첩하는반도체장치. [청구항 4] 제1항에 있어서,상기제1 및 제2의 국소배선이 상기 기준전압선상에 형성되고, 상기 전원전압선이 상기 제1 및 제2의 국소배선상에 형성되고, 상기 전원전압선과 기준전압선이 모두 상기 제1 및 제2의 국소배선중첩하는반도체장치. [청구항 5] 제1항에 있어서,상기제1 및 제2의 국소배선이 상기 전원전압선상에 형성되고, 상기 기준전압선이 상기 제1 및 제2의 국소배선상에 형성되고, 상기 전원전압선과 기준전압선이 모두 상기 제1 및 제2의 국소배선중첩하는반도체장치. [청구항 6] 제1항에 있어서,상기 전원전압선과 기준전압선이 모두 상기 제1 및 제2의 국소배선중첩하는반도체장치. [청구항 8] 제7항에 있어서,상기 주면을 덮도록 상기 전원전압선과 상기 기준전압선 사이에 형성된 제2의 절연막 및 상기 주면을 덮도록 상기 기준전압선과 상기 제1 및 제2의 국소배선 사이에 형성된 제3의 절연막을 또 포함하고, 상기 제1 및 제2의 국소배선은 상기 기준전압선상에 형성되어 상기 기준전압선중첩하는반도체장치. [청구항 9] 제1항에 있어서,상기 메모리셀이 매트릭스형상을 이루도록 제1의 방향 및 상기 제1의 방향과 수직인 제2의 방향으로 배치되고, 상기 기준전압선과 상기 전원전압선이 상기 제1의 방향으로 연장하고, 상기 메모리셀내에서 상기 부하용 misfet와 상기 구동용 misfet가 서로 일정한 간격을 두고 상기 제2의 방향으로 배치되고, 상기 제1 및 제2의 국소배선이 상기 부하용 misfet와 상기 구동용 misfet 사이를 접속하도록 상기 제2의 방향연장하는반도체장치. [청구항 10] 제8항에 있어서,상기 메모리셀이 매트릭스형상을 이루도록 제1의 방향 및 상기 제1의 방향과 수직인 제2의 방향으로 배치되고, 상기 기준전압선과 상기 전원전압선이 상기 제1의 방향으로 연장하고, 상기 메모리셀내에서 상기 부하용 misfet와 상기 구동용 misfet가 서로 일정한 간격을 두고 상기 제2의 방향으로 배치되고, 상기 제1 및 제2의 국소배선이 상기 부하용 misfet와 상기 구동용 misfet 사이를 접속하도록 상기 제2의 방향연장하는반도체장치. [청구항 11] 제1항에 있어서,상기 구동용misfet와 상기 부하용 misfet의 분리영역의 대각선상의 필드절연막을 후퇴시켜 상기 부하용 misfet 및 상기 구동용 misfet의 상기 게이트전극과 상기 반도체기판 사이에 게이트용량형성하는반도체장치. [청구항 12] 제7항에 있어서,상기 구동용misfet와 상기 부하용 misfet의 분리영역의 대각선상의 필드절연막을 후퇴시켜 상기 부하용 misfet 및 상기 구동용 misfet의 상기 게이트전극과 상기 반도체기판 사이에 게이트용량형성하는반도체장치. [청구항 13] 제2항에 있어서,상기제3의 절연막이 질화실리콘막포함하는반도체장치. [청구항 14] 제1항에 있어서,상기 기판이 soi막으로 이루어지는반도체장치. [청구항 16] 제15항에 있어서,상기 국소배선은 제1의 방향으로 격리되어 배치된 n채널 misfet와 상기 p채널 misfet 사이를 전기적으로 접속하도록 상기 제1의 방향으로 연장해서 구성되고, 상기 제1의 전위공급선은 상기 제1의 방향과 교차하는 제2의 방향으로 연장해서 구성됨과 동시에, 상기 제2의 방향으로 배치되는 여러개의 메모리셀에 전기적접속되는반도체집적회로장치. [청구항 17] 제15항 또는 제16항에 있어서,상기제1의 전위공급선은 기준전위선이고, 상기 제1 및 제2의 n채널 misfet의 소오스영역에 전기적접속되는반도체집적회로장치. [청구항 18] 제15항 또는 제16항에 있어서,상기제1의 전위공급선은 전원전압선이고, 상기 제1 및 제2의 p채널 misfet의 소오스영역에 전기적접속되는반도체집적회로장치. [청구항 19] 제15항 또는 제16항에 있어서,상기n채널 misfet 및 p채널 misfet의 게이트전극과 상기 국소배선 사이의 도전막으로 제2의 전위공급선이 구성되고, 상기 제2의 전위공급선은 상기 n채널 misfet의 소오스영역 또는 상기 p채널 misfet의 소오스영역 중의 다른한쪽에 전기적접속되는반도체집적회로장치. [청구항 20] 제19항에 있어서,상기제2의 전위공급선은 상기 제1 및 제2의 국소배선의 하부로 연장해서 구성되고, 상기 제2의 전위공급선과 상기 제1 및 제2의 국소배선 사이에 용량소자구성되는반도체집적회로장치. [청구항 21] 제15항 또는 제16항에 있어서,상기n채널 misfet 및 p채널 misfet는 절연막상의 반도체영역에 형성되고, 상기 n채널 misfet가 형성되는 반도체영역과 상기 p채널 misfet가 형성되는 반도체영역은 상기 절연막에 도달하는 홈에 매립된절연막에의해분리되는반도체집적회로장치. [청구항 22] 제15항 또는 제16항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 패드층을 거쳐서 상보형 데이타선에 전기적으로 접속되고, 상기 패드층은 상기 제1의 전위공급선과 동일층의 도전막구성되는반도체집적회로장치. [청구항 23] 제15항 또는 제16항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 상보형 데이타선에 전기적으로 접속되고, 상기 상보형 데이타선은 상기 제1의 전위공급선보다 상층의 도전막구성되는반도체집적회로장치. [청구항 25] 제24항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 패드층을 거쳐서 상보형 데이타선에 전기적으로 접속되고, 상기 패드층은 상기 제1의 전위공급선과 동일층의 도전막구성되는반도체집적회로장치. [청구항 26] 제24항 또는 제25항에 있어서,상기제1 및 제2의 n채널 misfet와 제1 및 제2의 p채널 misfet의 게이트전극보다 상층에 형성됨과 동시에, 상기 국소배선 및 제1의 전위공급선과는 다른 도전막으로 제2의 전위공급선이 구성되고, 상기 제2의 전위공급선은 상기 n채널 misfet의 소오스영역 또는 상기 p채널 misfet의 소오스영역중의 다른한쪽에 전기적접속되는반도체집적회로장치. [청구항 27] 제24항 또는 제25항에 있어서,상기제1의 전위공급선과 국소배선 사이에 질화실리콘막이형성되는반도체집적회로장치. [청구항 28] 제24항 또는 제25항에 있어서,상기제1의 전위공급선은 전원전압선이고, 상기 제1 및 제2의 p채널 misfet의 소오스영역에 전기적접속되는반도체집적회로장치. [청구항 29] 제24항 또는 제25항에 있어서,상기제1의 전위공급선은 기준전위선이고, 상기 제1 및 제2의 n채널 misfet의 소오스영역에 전기적접속되는반도체집적회로장치. [청구항 30] 제24항 또는 제25항에 있어서,상기제1의 전위공급선은 상기 국소배선보다 상층의 도전막구성되는반도체집적회로장치. [청구항 31] 제24항 또는 제25항에 있어서,상기n채널 misfet 및 p채널 misfet는 절연막상의 반도체영역에 형성되고, 상기 n채널 misfet가 형성되는 반도체영역과 상기 p채널 misfet가 형성되는 반도체영역은 상기 절연막에 도달하는 홈에 매립된절연막에의해분리되는반도체집적회로장치. [청구항 32] 제24항 또는 제25항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 상보형 데이타선에 전기적으로 접속되고, 상기 상보형 데이타선은 상기 제2 방향으로 연장해서 구성됨과 동시에, 상기 국소배선 및 제1의 전위공급선보다 상층의 도전막구성되는반도체집적회로장치. [청구항 33] 제24항 또는 제25항에 있어서,상기제1의 전위공급선은 상기 국소배선보다 하층의 도전막구성되는반도체집적회로장치. [청구항 35] 제34항에 있어서,상기제1 및 제2의 n채널 misfet와 제1 및 제2의 p채널 misfet의 게이트전극보다 상층에 형성됨과 동시에, 상기 국소배선과는 다른 도전막으로 제2의 전위공급선이 구성되고, 상기 제2의 전위공급선은 상기 n채널 misfet의 소오스영역 또는 상기 p채널 misfet의 소오스영역중의 다른한쪽에 전기적접속되는반도체집적회로장치. [청구항 36] 제34항 또는 제35항에 있어서,상기 홈에매립된절연막은 산화실리콘막인 반도체집적회로장치. [청구항 37] 제34항 또는 제35항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 패드층을 거쳐서 상보형 데이타선에 전기적으로 접속되고, 상기 패드층은 상기 제1의 전위공급선과 동일층의 도전막구성되는반도체집적회로장치. [청구항 38] 제34항 또는 제35항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 상보형 데이타선에 전기적으로 접속되고, 상기 상보형 데이타선은 상기 제1의 방향으로 연장해서 구성됨과 동시에, 상기 국소배선 및 제1의 전위공급선보다 상층의 도전막구성되는반도체집적회로장치. [청구항 39] 제34항 또는 제35항에 있어서,상기제1의 전위공급선과 국소배선 사이에 질화실리콘막이형성되는반도체집적회로장치. [청구항 41] 제40항에 있어서,상기제1의 전위공급선은 상기 제1의 방향과 교차하는 제2의 방향으로 연장해서 구성됨과 동시에, 상기 제2의 방향으로 배치되는 여러개의 메모리셀에 전기적접속되는반도체집적회로장치. [청구항 42] 제40항 또는 제41항에 있어서,상기 메모리셀은 제1 및 제2의 전송용 misfet를 더 포함하고, 상기 제1 및 제2의 전송용 misfet의 소오스/드레인영역의 한쪽은 상보형 데이타선에 전기적으로 접속되고, 상기 상보형 데이타선은 상기 제1 방향으로 연장해서 구성됨과 동시에, 상기 국소배선 및 제1의 전위공급선보다 상층의 도전막구성되는반도체집적회로장치. [청구항 43] 제40항 또는 제41항에 있어서,상기제1 및 제2의 n채널 misfet와 제1 및 제2의 p채널 misfet의 게이트전극보다 상층에 형성됨과 동시에, 상기 국소배선과는 다른 도전막으로 제2의 전위공급선이 구성되고, 상기 제2의 전위공급선은 상기 n채널 misfet의 소오스영역에 전기적접속되는반도체집적회로장치. [청구항 44] 제40항 또는 제41항에 있어서,상기n채널 misfet 및 p채널 misfet는 절연막상의 반도체영역에 형성되고, 상기 n채널 misfet가 형성되는 반도체영역과 상기 p채널 misfet가 형성되는 반도체영역은 상기 절연막에 도달하는 홈에 매립된절연막에의해분리되는반도체집적회로장치. [청구항 46] 제45항에 있어서,상기제1의 전위공급선은 상기 제1의 방향과 교차하는 제2의 방향으로 연장해서 구성됨과 동시에, 상기 제2의 방향으로 배치되는 여러개의 메모리셀에 전기적접속되는반도체집적회로장치. [청구항 47] 제45항 또는 제46항에 있어서,상기 상보형 데이타선은 상기 제1의 방향으로 연장해서 구성됨과 동시에, 상기 국소배선 및 제1의 전위공급선보다 상층의 도전막구성되는반도체집적회로장치. [청구항 48] 제45항 또는 제46항에 있어서,상기제1 및 제2의 n채널 misfet와 제1 및 제2의 p채널 misfet의 게이트전극보다 상층에 형성됨과 동시에, 상기 국소배선과는 다른 도전막으로 제2의 전위공급선이 구성되고, 상기 제2의 전위공급선은 상기 p채널 misfet의 소오스영역에 전기적접속되는반도체집적회로장치. [청구항 49] 제45항 또는 제46항에 있어서,상기n채널 misfet 및 p채널 misfet는 절연막상의 반도체영역에 형성되고, 상기 n채널 misfet가 형성되는 반도체영역과 상기 p채널 misfet가 형성되는 반도체영역은 상기 절연막에 도달하는 홈에 매립된절연막에의해분리되는반도체집적회로장치.