반도체 기억장치 및 그 제조방법 document_id 1019940014618

[청구항 1] 주표면을 가지는 제1도전형의 반도체기판(1)과 상기 반도체기판(1)의 상기 주표면에 형성된 제2도전형의 불순물 영역(5a)과 상기 반도체기판(1)의 상기 주표면에 형성되고, 상기 불순물 영역(5a)의 표면에 달하는 컨택트홀(17)을 가지는 층간 절연막(15)과 상기 컨택트홀(17)상의 부분을 제외한 상기 층간절연막(15)의 상면부상에만 형성되고, 제1전극(21)과, 상기 제1전극(21)상에 형성된 고유전율의 재료로 형성된 고유전체막(23)과, 상기 고유전체막(23)상에 형성된 제2전극(25)과를 가지는 커패시터(20)와 적어도 상기 컨택트홀(17)에 형성되어 상기 제1 혹은 제2전극(21,25)과 상기 불순물 영역(5a)과를 전기적으로 접속하는 도체부(18,19)와를 포함하는 반도체 기억장치 [청구항 2] 제1항에 있어서,상기 제1전극이 ir, pt, pd, rh, ni, w, pt 합금, pd 합금, ni 합금, w 합금, ruo2, srruo3, reo2중 적어도 하나의 물질형성된반도체 기억장치. [청구항 3] 제1항에 있어서,상기 고유전체막(23)이 페로브스카이트 결정구조가지는다결정막인 반도체 기억장치. [청구항 4] 제1항에 있어서,상기 도체부(18,19)가 상기 컨택트홀(17)에 매립된 플러그전극(18)을 포함하고, 상기 고유전체막(23)과 상기 제1전극(21)이 상기 플러그전극(18)상으로 연장되며, 상기 제2전극(25)이 상기 컨택트홀(17)상의 부분을 제외한 상기 고유전체막(23)상형성되는반도체 기억장치. [청구항 5] 제1항에 있어서,상기 제2전극의 표면에 달하는 제2컨택트홀(29)을 가지는 제2층간 절연막(27)이 상기 제2전극(25)상에 형성되고, 상기 컨택트홀 (17a)이 상기 제2층간 졀연막(27)을 또한 관통하며, 상기 도체부(18a,35,37)가 상기 컨택트홀(17a)에 매립된 플러그전극(18a)과, 상기 플러그전극(18a)의 상면으로부터 상기 제2컨택트홀(29)에 위치한 상기 제2전극(25)의 표면위로 연장된 배선층(37)과포함하는반도체 기억장치. [청구항 6] 제1항에 있어서,상기 도체부(18)와 상기 제2전극서로 일체로 된반도체 기억장치. [청구항 7] 제6항에 있어서,측벽 절연막(41)이 상기 제1전극(21)과 상기 고유전체막(23)의 적층 구조의 측벽상에 형성되어 상기 컨택트홀 (17)의 상단부를 에워싸고, 상게 제2전극(40)이 상기 측벽 절연막(41)상의 부분으로부터상기고유전체막연장되어형성된반도체 기억장치. [청구항 8] 제6항에 있어서,상기 제2전극(25)과 상기 도체부(18) 각각은 tin, pt, ruo2중 적어도 하나의 물질형성된반도체 기억장치. [청구항 9] 주표면을 가지는 제1도전형의 반도체기판(1)과 채널형성영역과, 게이트 절연막(9)을 그사이에 게재하여 상기 채널형성영역상에 형성된 게이트전극(11b)과를 규정하는 상기 반도체기판(1)의 상기 주표면에 형성된 제2도전형의 제1,2불순물 영역(5a,5b)으로 형성된 mos 트랜지스터(2a)와 상기 반도체기판(1)의 상기 주표면상에 형성되어 상기 mos 트랜지스터(2a)를 커버하고, 상기 제1불순물 영역(5a)의 표면에 달하는 컨택트홀(17)을 가지는 제1층간 절연막(15)과 상기 제1층간 절연막 (15)에서 상기 제2불순물 영역(5b)과 전기적으로 접속되도록 형성되는 비트선(16)과 상기 컨택트홀(17)상의 부분을 제외한 상기 제1층간 절연막(15)의 상면부상에만 형성되고, 제1전극(21)과 상기 제1전극(21)상에 형성된 고유전율을 가지는 재료로 형성된 고유전체막(23)과, 상기 고유전체막(23)상에 형성된 제2전극(25)과를 가지는 커패시터(20)와 적어도 상기 컨택트홀(17)에 형성되어 제1 혹은 제2전극(21,25)을 상기 제1불순물 영역(5a)과 전기적으로 접속시키는 도체부(18)와 상기 커패시터(20)의 상기 제2전극(25)의 표면을 커버하도록 형성된 제2층간 절연막(27)과를 포함하는 반도체 기억장치 [청구항 13] 제1도전형의 반도체기판(1)의 주표면에 제2도전형의 불순물 영역(5a)을 형성하는 공정과 상기 반도체기판(1)의 상기 주표면에 층간 절연막(15b)을 형성하는 공정과 제1전극과, 고유전율을 가지는 재료로 구성된 고유전체막(23)을 상기 층간 절연막(15b)상에 순차적으로 형성하는 공정과 상기 불순물 영역(5a)에 달하도록 상기 층간 절연막(15b)에 컨택트홀(17)을 형성하는 공정과 상기 컨택트홀(17)로부터 상기 고유전체막(23)의 표면에 달하도록 도체부(40)를 형성하는 공정과를 포함하는 반도체 기억장치 [청구항 14] 제13항에 있어서,상기 제1전극(21)과 상기 고유전체막(23)을 형성하는 상기 공정이; 상기 제1전극(21)과 상기 고유전체막(23)의 재료층을 상기 층간 절연막(15b)의 전체 상면에 순차적으로 형성하는 공정과, 상기 제1전극(21)과 상기 고유전체막(23)의 상기 재료층을 패터닝하여 상기 컨택트홀(17)이 형성된 영역에 위치한 상기 층간 절연막(15b)의 표면을 노출하는 공정과를 포함하고, 상기 컨택트홀(17)을 형성하는 상기 공정이; 상기 층간 절연막(15b)과는 다른 재료로 형성된 절연막(41)을 상기 제1전극(21)과 상기 고유전체막(23)의 적층구조를 커버하도록 형성하는 공정과; 상기 절연막(41)에 이방성 에칭을 행하여 상기 제1전극(21)과 상기 고유전체막(23)의 상기 적층구조의 측벽에 측벽 절연막(41)을 형성하는 공정과, 상기 측벽 절연막(41)과 상기 고유전체막(23)을 마스크로 사용하여 상기 층간 절연막(15b)상에 이방성 에칭을 행함으로써 상기 컨택트홀(17)을 형성하는 공정과를 포함하며, 상기 도체부(40)를 형성하는 상기 공정이; 상기 컨택트홀(17)과 상기 고유전체막(23)을 커버하도록 도전막(40)을 형성하는 공정과; 상기 도전막(40)을 패터닝하여 상기 고유전체막(23)의 상기 표면을 선택적으로 노출시키는 공정과포함하는반도체 기억장치 제조방법.