반도체기억장치 document_id 1019940023923

[청구항 2] 제1항에 있어서,상기 기판내의 상기제1의 n형 반도체영역 아래에 형성된 제2의 n형 반도체영역을 더 포함하고,상기 제2의 n형 반도체영역은 상기 제1의 n형 반도체영역과 접속하고, 상기 제1의 n형 반도체영역보다 높은 불순물농도갖는반도체기억장치. [청구항 3] 제1항에 있어서,상기제1의 고정전위선은 상기 제1의 n형 반도체영역포함하는반도체 기억장치. [청구항 4] 제3항에 있어서,상기 다수의 도체층의 각각은 상기 제1의 n형 반도체영역에 형성된 제1 레벨의 금속층형성되는반도체기억장치. [청구항 5] 제4항에 있어서,상기제1의 n형 반도체영역내에 형성된 다수의 제3의 n형 반도체영역을 더 포함하고,상기 다수의 제3의 n형 반도체영역의 각각은 상기 제1의 n형 반도체영역보다 높은 불순물농도를 갖고, 상기 도체층은 상기 제3의 n형 반도체영영접촉하는반도체기억장치. [청구항 6] 제4항에 있어서,상기제2의 고정전위선은 상기 열방향으로 연장하여 상기 제1 레벨의 금속층과 동일한 층으로 형성되고, 상기 제2의 고정전위선은 열방향으로 배열된 상기 다수의 메모리셀에 대해서 공통접속되는반도체기억장치. [청구항 7] 제4항에 있어서,상기 다수의 메모리셀의 각각의 상기n채널 misfet의 드레인영역과 상기 p채널 misfet의 드레인영역을 전기적으로 접속하는 내부배선을 더 포함하고,상기 내부배선은 상기 행방향으로 연장하여 상기 제1 레벨의 금속층과 동일한 층형성되는반도체기억장치. [청구항 8] 제4항에 있어서,상기 상보형 데이타선쌍은 제2 레벨의 금속층형성되는반도체기억장치. [청구항 9] 제4항에 있어서,상기 기판상에 형성되고 제1의 고정전위를 공급하는 전원배선을 더 포함하고,상기 전원배선은 상기 행방향으로 연장하고 제2 레벨의 금속층으로 형성되고, 상기 전원배선은 상기 제1의 n형 반도체영역과 전기적으로 접속하여 상기 제1의 n형 반도체영역에 상기 제1의 고정전위공급하는반도체기억장치. [청구항 10] 제1항에 있어서,상기제1의 n형 반도체영역은 소정의 거리를 두고 상기 행방향으로 배열된 n형 웰영역을 포함하고, 상기 행방향으로 배열된 인접하는 2개의 메모리셀내의 상기 p채널 misfet는 상기 n형 웰영역중의 하나형성되는반도체기억장치. [청구항 11] 제10항에 있어서,상기 다수의 도체층의 각각은 상기 인접하는 2개의 메모리셀내의 n채널 misfet의 소오스영역접촉하는반도체기억장치. [청구항 13] 제12항에 있어서,제2 배선은 상기 제1 및 제2 국소배선과 동일층의 도전막으로 구성되고,상기 제2 배선은 상기 제2 방향으로 연장해서 형성됨과 동시에 상기 메모리셀의 제1 및 제2의 n채널 misfet의 소오스영역에 전기적으로 접속되고,상기 제1 배선에 인가되는 전위는 상기 제2 배선인가되는전위보다 높은 반도체기억장치. [청구항 14] 제12항 또는 제13항에 있어서,상기 제1 메모리셀의 제1의 p채널 misfet의 소오스영역과 상기 제2 메모리셀의 제1의 p채널 misfet의 소오스영역은 상기 제1 도전층에 의해 전기적으로 접속되고,상기 제1 메모리셀의 제2의 p채널 misfet의 소오스영역과 상기 제2 메모리셀의 제2의 p채널 misfet의 소오스영역은 상기 제1 도전층에 의해 전기적접속되는반도체기억장치. [청구항 15] 제12항에 있어서,상기 제2 방향으로 인접하는 메모리셀의 제1의 n채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제2 배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 n채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제2 배선에 전기적접속되는반도체기억장치. [청구항 16] 제12항 또는 제15항에 있어서,상기 제2 방향으로 인접하는 메모리셀의 제1의 p채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제1 도전막을 거쳐서 상기 제1 배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 p채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제1 도전막을 거쳐서 상기 제1 배선에 전기적접속되는반도체기억장치. [청구항 17] 제12항 또는 제13항에 있어서,상기 메모리셀내에 있어서 제1의 n채널 misfet와 제1의 p채널 misfet는 상기 제1방향으로 격리해서 배치되고,상기 메모리셀내에 있어서 상기 제1 국소배선은 상기 제1 방향으로 격리해서 배치된 상기 제1의 n채널 misfet와 제1의 p채널 misfet의 드레인영역 사이를 전기적으로 접속하도록 상기 제1방향으로 연장해서 구성되고,상기 메모리셀내에 있어서 상기 제2 국소배선은 상기 제1 방향으로 격리해서 배치된 상기 제2의 n채널 misfet와 제2의 p채널 misfet의 드레인영역 사이를 전기적으로 접속하도록 상기 제1 방향으로 연장해서 구성되고,상기 메모리셀내에 있어서 상기 제1 국소배선과 제2 국소배선은 상기 제2 방향으로 격리배치되는반도체기억장치. [청구항 18] 제12항 또는 제13항에 있어서,상기제1 및 제2 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀구성 하는반도체기억장치. [청구항 20] 제19항에 있어서,제2 전원배선은 상기 제1 및 제2 셀내배선과 동일층의 도전막으로 구성되고,상기 제2 전원배선은 상기 제2 방향으로 연장해서 형성됨과 동시에 상기 메모리셀의 제1 및 제2의 n채널 misfet의 소오스영역에 전기적으로 접속되고,상기 제1 전원배선에 인가되는 전위는 상기 제2 전원배선인가되는전위보다 높은 반도체기억장치. [청구항 21] 제19항에 있어서,상기 제2 방향으로 인접하는 메모리셀의 제1의 n채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 n채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적접속되는반도체기억장치. [청구항 22] 제19항 또는 제21항에 있어서,상기 제2 방향으로 인접하는 메모리셀의 제1의 p채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제1 전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 p채널 misfet의 소오스 영역은 일체로 형성됨과 동시에 상기 제1 전원배선에 전기적접속되는반도체기억장치. [청구항 23] 제19항 또는 제20항에 있어서,상기제1 및 제2 메모리셀의 각각은 제1 및 제2 전송용 misfet를 더 포함하고,제1 전송용 misfet의 소오스 또는 드레인영역의 한쪽은 제5 셀내배선을 거쳐서 상보형데이타선중의 한쪽에 전기적으로 접속되고,제2 전송용 misfet의 소오스 또는 드레인영역의 한쪽은 제6 셀내배선을 거쳐서 상보형데이타선중의 다른쪽에 전기적으로 접속되고,상기 제5 및 제6 셀내배선은 상기 제1 및 제2 셀내배선과 동일층의 도전막형성되는반도체기억장치. [청구항 25] 제24항에 있어서,제2 전원배선은 상기 제1 및 제2 국소배선과 동일층의 도전막으고 구성되고,상기 제2 전원배선은 상기 제1 방향과 수직인 제2 방향으로 연장해서 형성됨과 동시에 상기 메모리셀의 제1 및 제2의 제1 도전형 misfet의 소오스영역에 전기적으로 접속되고,상기 제1 전원배선에 인가되는 전위는 상기 제2 전원배선인가되는전위보다 높은 반도체기억장치. [청구항 26] 제24항 또는 제25항에 있어서,상기 제1 메모리셀의 제1의 제2 도전형 misfet의 소오스영역과 상기 제2 메모리셀의 제1의 제2 도전형 misfet의 소오스영역은 상기 제1 도전층에 의해 전기적으로 접속되고,상기 제1 메모리셀의 제2의 제2 도전형 misfet의 소오스영역과 상기 제2 메모리셀의 제2의 제2 도전형 misfet의 소오스영역은 상기 제1 도전층에 의해 전기적접속되는반도체기억장치. [청구항 27] 제24항에 있어서,상기 제1 방향과 수직인 제2 방향으로 인접하는 메모리셀의 제1의 제1 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 제1 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적접속되는반도체기억장치. [청구항 28] 제24항 또는 제27항에 있어서,상기 제1 방향과 수직인 제2 방향으로 인접하는 메모리셀의 제1의 제2 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제1 도전막을 거쳐서 상기 제1 전원배선에 전기적으로 접속되고,상기 제2방향으로 인접하는 메모리셀의 제2의 제2 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제1 도전막을 거쳐서 상기 제1 전원배선에 전기적접속되는반도체기억장치. [청구항 29] 제24항 또는 제25항에 있어서,상기제1 및 제2 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀구성하는반도체기억장치. [청구항 30] 제24항 또는 제25항에 있어서,상기 제1 도전형misfet는 n채널 misfet이고,상기 제2 도전형 misfet는 p채널인반도체기억장치. [청구항 32] 제31항에 있어서,제4 전원배선은 상기 제1 및 제2 국소배선과 동일층의 도전막으로 구성되고,상기 제4 전원배선은 상기 제2 방향으로 연장해서 형성됨과 동시에 상기 메모리셀의 제1 및 제2의 제1 도전형 misfet의 소오스영역에 전기적으로 접속되고,상기 제1 전원배선에 인가되는 전위는 상기 제4 전원배선인가되는전위보다 높은 반도체기억장치. [청구항 33] 제31항 또는 제32항에 있어서,상기 제1 도전형 반도체영역은 상기 제1 절연막상의 제1 반도체영역과 상기 제1 반도체영역상형성된제2 반도체영역을 갖고,상기 제1 반도체영역의 불순물 농도는 상기 제2 반도체영역의 불순물 농도보다 높은 반도체기억장치. [청구항 34] 제31항 또는 제32항에 있어서,상기제2 및 제3 전원배선은 상기 제1 및 제2 국소배선보다 상층의 도전막구성되는반도체기억장치. [청구항 35] 제31항 또는 제32항에 있어서,상기 제1 메모리셀의 제1의 제2 도전형 misfet의 소오스영역과 상기 제2 메모리셀의 제1의 제2 도전형 misfet의 소오스영역은 상기 제1 도전층에 의해 전기적으로 접속되고,상기 제1 메모리셀의 제2의 제2 도전형 misfet의 소오스영역과 상기 제2 메모리셀의 제2의 제2 도전형 misfet의 소오스영역은 상기 제1 도전층에 의해 전기적접속되는반도체기억장치. [청구항 36] 제31항에 있어서,상기 제2 방향으로 인접하는 메모리셀의 제1의 제1 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 제1 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적접속되는반도체기억장치. [청구항 37] 제31항 또는 제36항에 있어서,상기 제2 방향으로 인접하는 메모리셀의 제1의 제2 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 도전막을 거쳐서 상기 제1 전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 제2 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 도전막을 거쳐서 상기 제1 전원배선에 전기적접속되는반도체기억장치. [청구항 38] 제31항 또는 제32항에 있어서,상기제1 및 제2 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀구성하는반도체기억장치. [청구항 39] 제31항 또는 제32항에 있어서,상기 제1 도전형misfet는 n채널 misfet이고,상기 제2 도전형 misfet는 p채널 misfet이고,상기 제1 도전형은 n형이고,상기 제2 도전형인반도체기억장치. [청구항 40] 제31항 또는 제32항에 있어서,상기 제1 도전형 반도체영역은 상기 제1 전원선작용하는반도체기억장치. [청구항 42] 제41항에 있어서,상기 반도체기판은 제1 절연막과 상기 제1 절연막상에 형성된 상기 제1 도전형 반도체영역 및 제2 도전형 반도체영역을 갖고,상기 제1 도전형 반도체영역과 제2 도전형 반도체영역은 상기 제1 절연막에 도달하는 분리홈에 매립된 제2 절연막에 의해제1방향서로분리되어배치되는반도체기억장치. [청구항 43] 제41항 또는 제42항에 있어서,제2 전원배선은 상기 제1 및 제2 국소배선과 동일층의 도전막으로 구성되고,상기 세2 전원배선은 상기 제1 및 제2의 제1 도전형 misfet의 소오스영역에 전기적으로 접속되고,상기 제1 전원배선에 인가되는 전위는 상기 제2 전원배선인가되는전위보다 높은 반도체기억장치. [청구항 44] 제41항 또는 제42항에 있어서,상기 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀구성하는반도체기억장치. [청구항 45] 제41항 또는 제42항에 있어서,상기 제1 도전형 반도체영역과 제2 도전형 반도체영역은 제1 방향에 있어서 서로 분리되어 배치되고,상기 제1 방향과 수직인 제2 방향으로 인접하는 메모리셀의 제1의 제1 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제2전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 제1 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제2 전원배선에 전기적접속되는반도체기억장치. [청구항 46] 제41항 또는 제42항에 있어서,상기 제1 도전형 반도체영역과 제2 도전형 반도체영역은 제1 방향에 있어서 서로 분리되어 배치되고,상기 제1 방향과 수직인 제2 방향으로 인접하는 메모리셀의 제1의 제2 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제1 전원배선에 전기적으로 접속되고,상기 제2 방향으로 인접하는 메모리셀의 제2의 제2 도전형 misfet의 소오스영역은 일체로 형성됨과 동시에 상기 제1 전원배선에 전기적접속되는반도체기억장치. [청구항 47] 제41항 또는 제42항에 있어서,상기 제1 도전형misfet는 n채널 misfet이고,상기 제2 도전형 misfet는 p채널 misfet이고,상기 제1 도전형은 n형이고,상기 제2 도전형인반도체기억장치. [청구항 48] 제41항 또는 42항에 있어서,상기 제1 도전형 반도체영역은 상기 제1 전원선작용하는반도체기억장치. [청구항 50] 제49항에 있어서,상기 제1 도전형 반도체영역은 상기 제1 절연막상의 제1 반도체영역과 상기 제1 반도체영역상형성된제2 반도체영역을 갖고,상기 제1 반도체영역의 불순물 농도는 상기 제2 반도체영역의 불순물 농도보다 높은 반도체기억장치, [청구항 51] 제49항에 있어서,상기 제1 반도체영역은 상기 제1 전원선작용하는반도체기억장치. [청구항 52] 제49항 또는 제50항에 있어서,상기 제1 도전형misfet는 n채널 misfet이고,상기 제2 도전형 misfet는 p채널 misfet이고,상기 제1 도전형은 n형이고,상기 제2 도전형인반도체기억장치, [청구항 53] 제49항 또는 제50항에 있어서,상기 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀구성하는반도체기억장치. [청구항 55] 제54항에 있어서,상기 웰영역에 제2 도전형의 제2 misfet가 형성되고,소자분리절연막에 의해 상기 제1 misfet와 제2 misfet가 분리되고,상기 소자분리절연막은 상기 제1 절연막에 도달하지 않는 막두께구성되는반도체장치. [청구항 56] 제54항 또는 제55항에 있어서,제1 도전형은 n형이고, 제2 도전형인반도체장치. [청구항 58] 제57항에 있어서,상기 제1 웰영역에 여러개의 제2 도전형의 misfet가 형성되고,상기 제2 웰영역에 여러개의 제1 도전형의 misfet가 형성되고,소자분리절연막에 의해 상기 여러개의 제2 도전형의 misfet가 분리됨과 동시에 상기 여러개의 제1 도전형의 misfet가 분리되고,상기 소자분리절연막은 상기 제1 절연막에 도달하지 않는 막두께구성되는반도체장치. [청구항 59] 제57항 또는 제58항에 있어서,제1 도전형은 n형이고, 제2 도전형인반도체장치.