디멀티플렉서 회로 멀티플렉서 회로 지연선 회로 및 클록 곱셉 회로 document_id 1019940704786

[청구항 2] 제1항에 있어서,상기 클록 정렬 장치(52)가 위상 보정 장치(55)로서 상호 시간 지연된 클록 신호들(56∼62)로 부터 2개의 신호를 선택하되, 그 위상 보정 장치(55)의 소망 출력 위상의 앞뒤에 위치되는 위상을 갖는 2개의 클록 신호를 선택하는 선택 장치(146)와, 소망 위상을 갖는 신호(64)를 발생시키기 위하여 2개의 선택된 클록 신호를 혼합하는 혼합 장치(138∼144)를 갖는 위상 보정 장치(55), 소망 위상을 가진 상기 신호(64)를 수신하는 지연 회로(66)로서, 상기 신호에 연속으로 증가하는 위상 전이를 가하는 수단을 포함하고, 이러한 연속 위상 전이 신호들을 상기 차위상 신호들처럼 나타내는 출력들을 갖는 지연회로(66), 및 입력 데이타 및 상기 연속 위상 전이 신호들의 상위치를 감지함으로써 상기 위상 보정 장치(55)에 의한 상기 소망 위상의 신호(64)의 발생을 위하여 제어 신호(84)를 발생시키도록 배열된제어장치포함하는것을특징으로 하는비트 디멀티플렉싱 회로. [청구항 3] 제2항에 있어서,상기 위상 보정 장치(55)에 인가하는 상기 제어 신호(84)가 디지탈 필터(80)를 통해지는것을특징으로 하는비트 디멀티플렉싱 회로. [청구항 4] 기준 클록에 연속적으로 증가하는 위상 전이를 가하도록 되고, 그러한 연속 위상 전이 신호들을 위한 다수의 출력을 갖는 위상 전이 장치(301∼310; 332∼350), 상기 위상 전이 신호들을 그룹들로 결합하여 다수의 펄스(a∼i)를 얻되, 길이는 해당 그룹의 출력들간의 위상 전이와 일치하고, 주파수는 상기 기준 클록의 주파수와 같은 펄스를 얻기 위한 제1결합 장치(314∼320; 352∼368), 펄스 길이를 유지하면서 상기 펄스들을 결합하여 상기 기준 클록의 배수로 된 주파수를 가진 다수의 펄스 신호(x; x, y)를 얻기 위한 제2결합 장치(322,324;374∼384), 및 상기 펄스 신호들로 부터 상기 정확히 상호 시간 지연된 클록 신호들(ck0, ck90)을 소망의 상호 위상 전이를 가진 소망 갯수의 클록 신호의 형태로 발생시키는 클록 신호 발생 회로(326,328; 386,388)로 구성되는 것을 특징으로 하는 지연선 회로 [청구항 6] 제4항 또는 제5항에 있어서,상기 출력들이쌍결합되는것을특징으로 하는회로. [청구항 7] 제4항 내지 제6항중 어느 한 항에 있어서,상기 위상 전이 장치가 직렬 연결된 위상 전이 스텝들(308;332∼350)로 구성되고, 각 스텝의 입력과 출력은 그 스텝의 위상 전이와 일치하는길이의상기펄스들중하나결합되는것을특징으로 하는회로. [청구항 8] 제4항 내지 제7항중 어느 한 항에 있어서,상기 제1결합 장치가 반전 입력을 가진 and게이트들구성되는것을특징으로 하는회로. [청구항 9] 제4항 내지 제8항중 어느 한 항에 있어서,상기 제2결합 장치가 or게이트들구성된것을특징으로 하는회로. [청구항 10] 제4항 내지 제9항중 어느 한 항에 있어서,제어 회로(312;370)가 상기 지연선 회로의 시간 지연을 제어하도록 배열되고, 또한 상기 출력들로 부터 2개 이상의 상호 위상 전이된 신호를 수신하여 지연 오차를 감지하는 장치(402∼412)를 포함하고, 크기가 오차에 따르는상기지연선회로용제어신호발생시키는것을특징으로 하는회로. [청구항 11] 제10항에 있어서,상기 제어 회로가 상기 위상 검출기가 상기 기준 클록의 기간의 배수에서 잘못 고정되는 것을 방지하는 장치포함하는회로. [청구항 12] 기준 클록(ck in )을 이용해서 정확히 상호 시간 지연된 클록 신호들(ck0, ck90, ck in , a, b, c, d)을 발생시키는 내부 클록 발생기(2,300,330,390), 상기 클록신호들 중 하나(ck0; ck in )를 이용해서 모든 입력 병렬 데이타 비트(c1∼d4)를 동일 클록에 대하여 정렬시키도록 배열된 정렬 장치(28,34), 상기 클록 신호들중 다른것(ck90; 반전 ck in )을 이용해서 다수(d2,d4; d3.d4)의 상기 데이타 비트를 지연시키는 지연 장치(38,40), 및 상기 지연된 클록들(ck0,ck90; a,b,c,d)을 이용해서 정렬 및 지연된 데이타 비트들을 멀티플렉싱 하는 멀티플렉싱 장치(36,42,44,600)를 포함하는 비트 멀티플렉서 회로에 있어서 상기 클록 발생기가 기준 클록(ck in ))에 연속으로 증가하는 위상 전이를 가하도록 되고, 그러한 위상 전이 신호들을 위한 다수의 출력을 가진 위상 전이 장치(301∼310), 상기 위상 전이 신호들을 여러 그룹으로 결합하여 다수의 클록 위상(a∼d)을 얻되, 길이는 해당 그룹의 출력들간의 위상 전이와 일치하고 주파수는 상기 기준 클록의 주파수와 같은 클럭위상들을 얻기 위한 제1결합 장치(314∼320), 펄스 길이를 유지하면서 상기 펄스들을 결합하여 상기 기준 클록의 배수로 된 주파수를 가진 클록 신호(x)를 얻기 위한 제2결합 장치(322)를 포함하고, 상기 정렬 장치(28∼34)와 지연 장치(38,40)의 출력들은 상기 정렬 및 지연된 데이타 비트들을 선택기(600)의 데이타 입력들(602∼608)에 전달하도록 연결되어 있고, 상기 선택기는 또한 다수의 제어 입력(610∼616)과 하나의 데이타 출력(618)을 가지고 있으며, 상기 제1결합 장치(114∼320)의 출력들은 상기 클록 펄스들(a∼d)을 상기 선택기(600)의 제어 입력들에 전달하도록 연결되어 있어, 이 제어 입력들을 통해 클록 펄스들(a∼d)이 상기 선택기(600)를 제어하도록 되어 한번에 하나의 데이타 입력이 상기 선택기의 상기 데이타 출력에 연결되고, 상기 출력 클록 신호(x)는 상기 출력 데이타 스트림의 상기 클록을 형성하는 것을 특징으로 하는 비트 멀티플렉서 회로 [청구항 13] 제12항에 있어서,상기 내부 클록 발생기가 클록 곱셈 장치를 가진하나이상의위상동기지연선회로포함하는것을특징으로 하는비트 멀티플렉서 회로. [청구항 14] 제1항 또는 제13항에 있어서,상기 내부 클럭 발생기및/또는 상기 클록 정렬장치(52)의 상기 지연 회로가 클록 곱셈 장치를 가진하나이상의위상동기지연선회로포함하는것을특징으로 하는회로. [청구항 15] 제13항 또는 제14항에 있어서,상기 지연선 회로가 상기 기준 클록에 연속으로 증가하는 위상 전이를 가하도록 되고, 그러한 연속 위상 전이 신호들을 위한 다수의 출력을 갖는 위상 전이 장치(301∼310; 332∼350), 상기 위상 전이 신호들을 그룹들로 결합하여 다수의 펄스(a∼i)를 얻되, 길이는 해당 그룹의 출력들간의 위상 전이와 일치하고 주파수는 상기 기준 클록의 주파수와 같은 펄스를 얻기 위한 제1결합 장치(314∼320; 352∼368), 펄스 길이를 유지하면서 상기 펄스들을 결합하여 상기 기준 클록의 배수로 된 주파수를 가진 다수의 펄스 신호(x; x, y)를 얻기 위한 제2결합 장치(322,324;374∼384), 및 상기 펄스 신호들로 부터 상기 정확히 상호 시간 지연된 클록 신호들(ck0, ck90)을 소망의 상호 위상 전이를 가진 소망 갯수의 클록 신호의 형태로 발생시키는클록 신호발생회로포함하는것을특징으로 하는회로.