반도체 소자와 그 제조방법 document_id 1019950008330

[청구항 2] 제1항에 있어서,상기제1 및 제2 반도체들을 폴리 실리콘과 비정질 실리콘을 포함하는그룹중선택되는것을특징으로 하는반도체 소자. [청구항 3] 제1항에 있어서,상기 제3반도체는 폴리 실리콘과 비정질 실리콘을 포함하는그룹중선택되는것을특징으로 하는반도체 소자. [청구항 4] 제1항에 있어서,상기 제1절연층은 실리콘 이산화물포함하는것을특징으로 하는반도체 소자. [청구항 5] 제1항에 있어서,상기 필드 절연 영역들은 실리콘 이산화물포함하는것을특징으로 하는반도체 소자. [청구항 6] 제1항에 있어서,상기 제2절연층nan은폴리산화물포함하는것을특징으로 하는반도체 소자. [청구항 7] 제1항에 있어서,상기 제2절연층은 산화물-질화물-산화물의샌드위치형층포함하는것을특징으로 하는반도체 소자. [청구항 8] 제1항에 있어서,상기 소스 영역 및 드레인 영역은 비소 및 인 도핑된실리콘포함하는것을특징으로 하는반도체 소자. [청구항 9] 제1항에 있어서,상기 소스 영역은 비소 도핑된 실리콘을 포함하고, 상기 드레인 영역은 비소 및 인 도핑된실리콘포함하는것을특징으로 하는반도체 소자. [청구항 11] 제10항에 있어서,상기 제2반도체 게이트는 제1절연층에 의해 상기 제1반도체 게이트로부터 절연되며, 상기 제2반도체 게이트는 제2절연층에 의해 상기 소스 및 드레인 영역으로부터 절연되는 것을 특징으로 하는 전기적소거가능한메모리 어레이. [청구항 12] 제10항에 있어서,상기 복수의 메모리 셀들 사이에 위치되고, 상기 복수의 셀들 각각을 전기적으로 절연시키기 위한 복수의 절연 영역을 더 포함하는 것을 특징으로 하는 전기적 소거가능한메모리 어레이. [청구항 13] 제12항에 있어서,상기 반도체 재료로 된 제2층은 2개의 인접 절연 영역 사이에서 상기 소스 및 드레인 영역 위에 배치되고, 상기 제3반도체층은 상기 제2반도체층과 상기 2개의 인접 절연 영역 위에 배치되는 것을 특징으로 하는 전기적 소거가능한메모리 어레이. [청구항 14] 제12항에 있어서,상기 기판과 반도체 재료로 된 상기 제2층 사이에서, 균일 두께의 얇은 절연층이 상기 복수의 절연 영역들의 인접 절연 영역들 사이에 배치되는 것을 특징으로 하는 전기적 소거가능한메모리 어레이. [청구항 16] 제15항에 있어서. 주변 소자들을 상기 기판에 동시에 제조하는단계더포함하는것을특징으로 하는소거 가능 메모리 소자 제조 공정. [청구항 26] 제25항에 있어서,상기rom 트랜지스터는 eeprom을 포함하며, 상기 제1반도체 층의 침착 이전에 제3절연층을 상기 제1절연층 위에 선택적으로 형성시키는 단계를 더 포함하는 것을 특징으로 하는 전기적으로 프로그래밍가능한rom 트랜지스터와 주변 소자용 mos 트랜지스터 제조 공정.