반도체 기억장치 및 그의 동작방법 및 그의 제조방법 document_id 1019950025980

[청구항 1] 워드선(wl) : 제1 및 제2의 비트선쌍(dbl,/dbl,/sbl,/sbl) : 상기 워드선과 교차하여 배선되는 다이내믹 메모리셀(dmc) 상기 워드선 및 상기 제1의 비트선쌍에 접속되는 및, 스태틱 메모리(smc) 상기 워드선 및 상기 제1의 비트선쌍에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 2] 제1항에 있어서,상기 다이내믹 메모리 셀은 제1의 액세스 트랜지스터(t1) : 상기 제1의 비트선쌍의 한편과 제1의 메모리 노드(m1)과의 사이에 접속되어 상기 워드선에 접속된 게이트 전극을 가지는 및, 셀 커패시터(cs) : 상기 제1의 메모리 노드에 접속된 한편 전극과 소정 전위가 제공되는 다른편 전극과가지는것을특징으로 하는반도체 기억장치. [청구항 3] 제2항에 있어서,태틱 메모리 셀은 제2의 액세스 트랜지스터(t2) : 상기 제2의 비트선쌍의 한편과 제2의 메모리 노드(n2)과의 사이에 접속되어 상기 워드선에 접속된 게이트 전극을 가지는 제3의 액세스 트랜지스터(t3) : 상기 제2의 비트선쌍의 다른편과 제3의메모리 노드(n3)과의 사이에 접속되어 상기 워드선에 접속된 게이트 전극을 가지는 제1의 드라이버 트랜지스터(t4) : 상기 제2의 메모리 노드와 접속전위가 제공되는 접지노드와의 사이에 접속되어 상기 제3의 메모리 노드에 접속된 게이트 전극을 가지는 제2의드라이버 트랜지스터(t5) : 상기 제3의 메모리노드와 상기 접지 노드과의 사이에 접속되어 상기 제2의 메모리 노드에 접속된 게이트 전극을 가지는 제1의 저항 소자(r1) : 전원 전위가 제공되는 전원 노드와 상기 제2의 메모리 노드과의 사이에 접속되는 및, 제2의 저항소자(r2) : 상기 전원 노드와 상기 제3의 메모리 노드과의사이접속되는것을특징으로 하는반도체 기억장치. [청구항 4] 센스앰프(3) : 상기 제1 및 제2의 비트선쌍에 대응하여 설치되는 제1의 열선택 게이트(cs) 상기 제1의 비트선쌍과 상기 입출력선쌍과의 사이에 접속되는 및, 제2의 열선택 게이트(cs) 상기 제2의 비트선쌍과 상기 입출력선쌍과의 사이에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 5] 복수의 워드선(wl) : 복수의 행에 배치되는 복수의 제1비트선쌍(tbl,/tbl) 복수열에 배치되는 복수의 제1의 메모리 셀(dmc) 상기 워드선과 상기 제1의 비트선쌍과의 어느것의 교점에 대응하여 배치되어 각각이 제1의 액세스 속도를 가지고 대응하는 워드선 및 대응하는 제1의 비트선쌍에 접속되는 제2의 비트선쌍(sbl,/sbl) 상기 워드선에 교반하여 배치되는 및 복수의 제2의 메모리 셀(smc) 상기 워드선과 상기 제2의 비트선쌍과의 어느것의 교점에 대응하여 배치되어 각각이 상기 제1의 액세스 속도 보다도 빠른 제2의 액세스 속도를 가지고 대응하는 워드선 및 제2의 비트선쌍에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 6] 제5항에 있어서,상기제1의메모리 셀의 각각은 제1의 액세스 트랜지스터(t1) 상기 대응하는 제1의 비트선쌍의 한편과 제1의 메모리 노드(m1)과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되는 및 셀 커패시터(cs) 상기 제1메모리 노드에 접속된 한편 전극과 소정 전위가 제공되는 다른편 전극과가지는것을특징으로 하는반도체 기억장치. [청구항 7] 제6항에 있어서,상기제2의 메모리 셀의 각각은 제2의 액세스 트랜지스터(t2) 상기 제2의 비트선쌍의 한편과 제2의 메모리 노드(n2)과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되는 제3의 액세스 트랜지스터(t3) 상기 제2의 비트선쌍의 다른편과 제3의메모리 노드(n3)과의 사이에 접속되어 상기 제3의 메모리 노드의 전위에 응답하여 온상태로 되는 제2의 드라이버 트랜지스터(t5) 상기 제3의 메모리 노드와 상기 접지노드과의 사이에 접속되어 상기 제2의 메모리 노드의 전위에 응답하여 온상태로 되는 제1의 저항 소자(r1) 전원전위가 제공되는 전원노드와 상기 제2의 메모리노드과의 사이에 접속되는 및, 제2의 저항 소자(r2) 상기 전원노드와 상기 제3의 메모리노드과의사이접속되는것을특징으로 하는반도체 기억장치. [청구항 8] 제7항에 있어서,복수의 센스앰프(3) : 상기 제1의 비트선쌍에 대응하여 설치되어 각각이 대응하는 제1의 비트선쌍의 사이에 생긴 전위차를 증폭하는 입출력선쌍(io,/io) : 상기 제1 및 제2의 비트선쌍에 대응하여 설치되는 복수의 제1의 열선택 게이트(cs) : 상기 제2의 비트선쌍과 상기 입출력선쌍과의 사이에 접속되는 행디코더(1) : 소정의 행어드레스 신호에 응답하여 상기 워드선 중 하나를 선택하고 그의 선택된 워드선에 소정 전위를 공급하는 및, 열 디코드(2) : 소정의 열어드레스 신호에 응답하여 상기 제1 및 제2의 열선택 게이트 중의 하나를 선택하고 그의 선택된 열선택 게이트를 온상태로하는것을특징으로 하는반도체 기억장치. [청구항 9] 복수의 제1의 메모리 셀 어레이(da) 각각이 제1의 액세스 속도를 가지는 복수의 행 및 복수의 제1의 열에서 되는 매트릭스상으로 배치되어 복수의 제1의 메모리 셀을 포함하는 제2의 메모리 셀 어레이(sa) 상기 제1의 메모리 셀 어레이와 그의 행이 신장하는 한편측에 인접하여 배치되어 각각이 상기 제1의 액세스 속도보다도 빠른 제2의 액세스 속도를 가지는 상기 복수의 행 및 적어도 하나의 제2의 열에서 되는 매트릭스상으로 배치되어 복수의 제2의메모리 셀을 포함하는 복수의 워드선(wl) 상기의 행에 배치되어 각각이 대응하는 행에 배치된 제1 및 제2의 메모리 셀과 접속되는 복수의 제1의 비트선상(dbl,/dbl) 상기 복수의 제1의 열에 배치되어 각각이 대응하는 제1의메모리 셀에 접속되는 및, 제2의 비트선쌍(sbl,/sbl) 상기 제2의 열에 배치되어 그의 제2의 열에 배치된 제2의 메모리 셀에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 10] 제9항에 있어서,열선택수단(2, cs:28) : 상기 제2의 비트선쌍을 선택한 후에 상기 제1의비트선쌍을순차선택하는것을특징으로 하는반도체 기억장치. [청구항 11] 제10항에 있어서,행디코더(1) : 소정의 행 어드레스 신호에 응답하여 상기 워드선 중 하나에 소정 전위를 선택적으로 공급하는 및, 입출력선쌍(io,/io) : 상기 제1 및 제2의 비트선쌍에 대응하여 설치되는 상기 열선택 수단은 복수의 제1의열선택 게이트(cs), 상기 제1의 비트선쌍에 설치되어 각각이 대응하는 제1의 비트선쌍과 상기 입출력선쌍과의 사이에 접속되는 제2의 열선택 게이트(cs), 상기 제2의 비트선쌍과 상기 입출력선쌍과의 사이에 접속되는 열어드레스 카운터(28), 외부적으로 제공된 클록 신호에 응답하여 열어드레스 신호를 순차 발생하는 및, 열디코더(2), 상기 열어드레스 카운터에서 제공된 해당 열어드레스 신호에 응답하여 상기 제2의 열선택 게이트를 온상태로 한 후에 상기 제1의 열선택 게이트 중 하나를 선택적으로 온상태하는것을특징으로 하는반도체 기억장치. [청구항 12] 제9항에 있어서,상기제1의 메모리 셀 각각은 제1의 액세스 트랜지스터(t1) 상기 대응하는 제1의 비트선쌍의 한편과 제1의 메모리 노드(m1)과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되는 및, 셀 커패시터(cs) 상기 제1의 메모리 노드에 접속된 한편 전극과 소정 전위가 제공되는 다른편 전극과가지는것을특징으로 하는반도체 기억장치. [청구항 13] 제12항에 있어서,상기제2의 메모리 셀의 각각은 래치회로(t4, t5, r1, r2) 및, 데이터 전송 게이트(t2,t3) 상기 대응하는 워드선의 전위에 응답하여 상기 제2의 비트선쌍과 상기 래치회로와의 사이로데이터전송하는것을특징으로 하는반도체 기억장치. [청구항 14] 제13항에 있어서,상기 래치회로는 제1의인버터(r2, t5) 및, 제2의 인버터(r1, r4) 상기 제1의 인버터의 출력노드에 접속된 입력 노드와 상기 제1의 인버터의 입력노드에 접속된 출력 노드과를 가지는 상기 데이터 전송 게이트는 제2의 액세스 트랜지스터(t2) 상기 제2의 비트선쌍의 한편과 상기 제1의 인버터의 입력노드과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되는 및, 제3의 액세스 트랜지스터(t3) 상기 제2의 비트선쌍의 다른편과 상기 제2의 인버터의 입력노드과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로되는것을특징으로 하는반도체 기억장치. [청구항 15] 제9항에 있어서,상기제2의메모리 셀의 각각은 제2의 액세스 트랜지스터(t2) 상기 제2의 비트선쌍의 한편과 제2의 메모리 노드(m2)과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되는 제3의 액세스 트랜지스터(t3) 상기 제2의 비트선쌍의 다른편과 제2의 메모리노드(m2)과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되고 제3의 액세스 트랜지스터(t3) 상기 제2의 비트선쌍의 다른편과 제3의 메모리노드(m3)과의 사이에 접속되어 상기 대응한 워드선의 전위에 응답하여 온상태로 되는 제1의 드라이버 트랜지스터(t4) 상기 제2의 메모리 노드와 접지전위가 제공되는 접지노드과의 사이에 접속되어 상기 제3의 메모리 노드의 전위에 응답하여 온 상태로 되는 및, 제2의 드라이버 트랜지스터(t5) 상기 제3의 메모리노드와 상기 접지노드과의 사이에 접속되어 상기 제2의 메모리 노드의 전위에 응답하여 온상태로되는것을특징으로 하는반도체 기억장치. [청구항 16] 제15항에 있어서,상기제2의 메모리 셀의 각각은 제1의 저항소자(r1) 전원 전위가 제공되는 전원노드와 상기 제2의 메모리 노드과의 사이에 접속되는 및, 제2의 저항 소자(r2) 상기 전원 노드와 상기 제3의 메모리 노드과의사이접속되는것을특징으로 하는반도체 기억장치. [청구항 17] 제16항에 있어서,의 리프레시 수단(1, 3) : 상기 제1의메모리셀을리프레시하는것을특징으로 하는반도체 기억장치. [청구항 18] 제15항에 있어서,의 리프레시 수단(1, 3) : 상기 제1 및 제2의메모리셀을리프레시하는것을특징으로 하는반도체 기억장치. [청구항 19] 제15항에 있어서,상기제2의 메모리 셀의 각각은 제1의 스트레이지 노드전극(424) 상기 제2의 메모리 노드에 접속되는 및, 제2의 스트레이지 노드전극(425) 상기 제3의메모리노드접속되는것을특징으로 하는반도체 기억장치. [청구항 20] 제19항에 있어서,상기제1의 스트레이지 노드 전극이 상기 제2의 드라이버 트랜지스터의 게이트 용량보다도 큰 제1의 스트레이지 용량을 가지고 상기 제2의 스트레이지 노드 전극이 상기 제1의 드라이버 트랜지스터의 게이트 용량 보다도 큰 제2의 스트레이지용량가지는것을특징으로 하는반도체 기억장치. [청구항 21] 제19항에 있어서,플레이트 전극(426) : 상기 제2의 메모리 셀의 각각에 있어서 상기 제1 및 제2의 스트레이지노드전극가리는것을특징으로 하는반도체 기억장치. [청구항 22] 제15항에 있어서,플레이트 전극(426) : 상기 제2의 메모리 셀의 각각에 있어 상기 제2 및 제3의메모리노드가리는것을특징으로 하는반도체 기억장치. [청구항 23] 제9항에 있어서,상기제1의메모리 셀의 각각은스택 게이트형메모리 셀포함하는것을특징으로 하는반도체 기억장치. [청구항 24] 제9항에 있어서,상기제1의 메모리 셀의 각각의 마스크 rom용메모리셀포함하는것을특징으로 하는반도체 기억장치. [청구항 25] 제9항에 있어서,분할 수단(640-642) : 소정의 리프레시 요구 신호(rf)에 응답하여 상기 워드선의 각각을 상기 제1의 메모리 셀 어레이에 대응하는 제1의 부분과 상기 제2의 메모리 셀 어레이에 대응하는 제2의 부분과로 분할하는 행선택 수단(1) : 상기 워드선의 제1의 부분과 접속되어 소정의 행 어드레스 신호에 응답하여 상기 워드선 중 하나를 선택하고 그의 선댁된 워드선에 소정 전위를 공급하는 및, 복수 증폭수단(3) : 상기 제1의 비트선쌍에 대응하여 설치되어 각각이 대응하는 제2의비트선쌍의사이의전위차증폭하는것을특징 으로 하는반도체 기억장치. [청구항 26] 제25항에 있어서,상기 분할 수단은 복수의 제1의 트랜지스터(641) 상기 워드선에 대응하여 설치되어 각각이 대응하는 워드선의 제1 및 제2의 부분의 사이에 접속되어 상기 리프레시 요구신호에 응답하여오프상태로되는것을특징으로 하는반도체 기억장치. [청구항 27] 제26항에 있어서,상기 분할수단은 더욱더 복수의 제2트랜지스터(642) 상기 워드선에 대응하여 설치되어 각각이 대응하는 워드선의 제2의 부분과 접지전위가 제공되는 접지노드과의 사이에 접속되어 상기 리프레시 요구신호에 응답하여 온상태로되는것을특징으로 하는반도체 기억장치. [청구항 28] 제9항에 있어서,복수의 증폭수단(3) : 상기 제1의 비트선쌍에 대응하여 설치된, 각각이 대응하는 제1의 비트선쌍의 사이의 전위차를 증폭하는 외부 어드레스 단자(4) : 외부적으로 외부 어드레스 신호가 제공되는 내부 어드레스 발생수단(7, 9) : 내부적으로 내부 어드레스 신호를 발생하는 어드레스 선택수단(5) : 상기 외부 어드레스 단자에서의 해당 외부 어드레스 신호 및 상기 내부 어드레스 발생 수단에서의 해당 내부 어드레스 신호의 한편을 선택하는 및, 행 선택 수단(1) : 상기 어드레스 선택수단에 의하여 선택된 어드레스 신호에 응답하여상기워드선중하나선택하는것을특징으로 하는반도체 기억장치. [청구항 29] 제28항에 있어서,상기 내부 어드레스 발생 수단은 리프레시 타이머(9), 소정 주기로 펄스 신호를 발생하는 및, 리프레시 카운터(7), 상기 리프레시 타이머에서의 해당 펄스신호를 카운터하는 것에 의해상기내부어드레스신호발생하는것을특징으로 하는반도체 기억장치. [청구항 30] 제9항에 있어서,상기 워드선의 각각이 상기 제1의 메모리 셀 어레이의 대응하는 제1의 부분과 상기 제2의 메모리 셀 어레이에 대응하는 제2의 부분과의 분할되어 상기 반도체 기억장치는 행선택수단(1) : 소정의 행 어드레스 신호에 응답하여 상기 워드선 중 하나를 선택하고 그의 선택된 워드선의 해당 제1의 부분에 전원전위 보다도 높은 승압전위를 공급하는 및, 강압수단(650) : 상기 선택된 워드선의 해당 제1의 부분에 있어서 해당 승압전위를 강압하고 그의 강압된 전위를 대응하는 제2의부분공급하는것을특징으로 하는반도체 기억장치. [청구항 31] 제30항에 있어서,상기 강압수단 복수의 트랜지스터(650) 상기 워드선에 대응하여 설치되어 각각이 대응하는 워드선의 제1 및 제2의 부분의 사이에 접속되어 상기 전원전위가 공급되는게이트 전극가지는것을특징으로 하는반도체 기억장치. [청구항 32] 제9항에 있어서,데이터 교환수단(16,dtl,/dtl,stl,stl) : 상기 제2의 메모리 셀에 있어서 어느것의 데이터를 상기 제1의 메모리 셀에 있어서 어느것의데이터교환하는것을특징으로 하는반도체 기억장치. [청구항 33] 제32항에 있어서,상기 데이터 교환수단은 복수의 제1의 데이터 교환선쌍(dtl,/dtl) 상기 제1의 비트선쌍과 대응하고 또한 교차하여 배치되어 각각이 대응하는 제1의 비트선쌍에 접속되는 제2의 데이터 교환선쌍(stl,/stl) 상기 제2의 비트선쌍과 교차하여 배치되어 상기 제2의 비트선쌍에 접속되는 및, 데이터 전송수단(16) 상기 제1 및 제2의 데이터 교환선쌍에 접속되어 상기 제1의 데이터 교환선쌍 중 하나를 상기 제2의 데이터 교환선쌍과의 사이로데이터전송하는것을특징으로 하는반도체 기억장치. [청구항 34] 제33항에 있어서,상기 데이터 전송수단은 래치수단(20) 제1의 제어신호(sse/sse)에 응답하여 상기 제2의 데이터 교환선쌍에 나타낸 데이터를 래치하고, 공통 노드쌍(n1,/n1,n2,/n2) : 데이터 선택수단(18) 상기 제1의 데이터 교환선쌍 중 하나를 선택하고 그의 선택된 제1의 데이터 교환선쌍을 상기 공통 노드선쌍에 접속하는 제1의 전송 게이트(165, 166) 제2의 제어신호(d2s)에 응답하여 상기 공통노드쌍에 나타낸 데이터를 상기 제2의 데이터 교환선쌍에 전송하는 및, 제2의 전송 게이트(163, 164) 제3의 제어신호(s2d)에 응답하여 상기 래치수단에 래치된데이터를상기공통노드쌍전송하는것을특징으로 하는반도체 기억장치. [청구항 35] 제32항에 있어서,복수의 증폭수단(3) : 상기 제1의 비트선쌍에 대응하여 설치되어 각각이 대응하는 제1의 비트선쌍의 사이에 생긴전위차증폭하는것을특징으로 하는반도체 기억장치. [청구항 36] 제32항에 있어서,태그 메모리917) : 상기 제2의메모리 셀에 있어서 어느것의 데이터가 상기 제1의 메모리 셀에 있어서 어느것의 데이터와 교환되어 있을때 그의 교환된 데이터의 상기 제1의 메모리 셀에 있어서어드레스기억하는것을특징으로 하는반도체 기억장치. [청구항 37] 제9항에 있어서,의 액세스 빈도의 데이터가 상기 제1의 메모리 셀의 어느것에 스토어되어 상기 제1의 액세스 빈도 보다도 높은 제2의 액세스 빈도의 데이터가 상기 제2의 메모리 셀의 어느것스토어되는것을특징으로 하는반도체 기억장치. [청구항 38] 제37항에 있어서,분기명령의 분기선 어드레스가 상기 제1의 메모리 셀의 어느것할당되는것을특징으로 하는반도체 기억장치. [청구항 39] 제37항에 있어서,복수의배열 데이터의 선두 어드레스가 상기 제1의 메모리 셀의 어느것할당되는것을특징으로 하는반도체 기억장치. [청구항 40] 제37항에 있어서,스택영역(22)의 선두 어드레스가 상기 제1의 메모리 셀의 어느것할당되는것을특징으로 하는반도체 기억장치. [청구항 41] 제1의 메모리 셀 어레이(da) 복수의 행 및 복수의 제1의 열에서 되는 매트릭스상으로 배치되어 각각이 제1의 액세스 속도를 가지는 복수의 제1의 열에서 되는 매트릭스상으로 배치되어 각각이 제1의 액세스 속도를 가지는 복수의 제1의 메모리 셀(dmc)을 포함하는 제2의 메모리 셀 어레이(sa) 상기 제1의 메모리 셀 어레이와 그의 행이 연장하는 한편측에 인접하여 배치되어 상기 복수의 행중 기수 행 및 적어도 하나의 제2의 열에서 되는 매트릭스상으로 배치되어 각각이 상기 제1의 액세스 속도 보다도 빠른 제2의 액세스 속도를 가지는 복수의 제2의 메모리 셀(sac)을 포함하는 제3의 메모리 셀 어레이(sa0) 상기 제1의 메모리 셀 어레이와 그의 행이 연장하는 다른편에 인접하여 배치되어 상기 복수의 행 중 우수행 및 적어도 하나의 제3의 열에서 되는 매트릭스상으로 배치되어 각각이 상기 제2의 액세스 속도를 가지는 복수의 제3의 메모리 셀(smc)을 포함하는 복수의 기수 워드선(wl1-wln-1) 상기 기수행에 배치되어 각각이 대응한 행에 배치된 제1 및 제2의 메모리 셀에 접속되는 복수의 우수워드선(wl2-wln) 상기 우수행에 배치되어 각각이 대응하는 행에 배치된 제1 및 제3의 메모리 셀에 접속되는 복수의 제1의 비트선쌍(dbl1,/dblm,/dblm) 상기 복수의 제1의 열에 배치되어 각각이 대응하는 제1의 열에 배치된 제1의 메모리 셀에 접속되는 제2의 비트선쌍(sbl1,/sbl1-sblk,/sblk) 상기 제2의 열에 배치되어 그의 제2의 열에 배치된 제2의 메모리 셀에 접속되는 및 제3의 비트선쌍의(sbl01,/sbl01-sbl0k,/sbl0k) 상기 제3의 열에 배치되어 그의 제3의 열에 배치된 제3의 메모리 셀에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 42] 복수의 메모리 블록(b1-bb) : 제1의 메모리 셀 어레이(da) 복수의 행 및 복수의 제1의 열에서 되는 매트릭스상으로 배치되어 각각이 제1의 액세스 속도를 가지는 복수의 제1의 메모리 셀(dmc)을 포함하는 제2의 메모리 셀 어레이(sa) 상기 제1의 메모리 셀 어레이와 그의 행이 연장하는 한편의 측에 인접하여 그의 행이 연장한 한편측에 인접하여 배치되어 상기 복수의 행 및 적어도 하나의 제2의 열에서 되는 매트릭스상으로 배치되어 각각이 상기 제1의 액세스 속도 보다도 빠른 제2의 액세스 속도를 가지는 복수의 제2의 메모리 셀을 포함하는 복수의 워드선(wl) 상기 복수의 행에 배치되어 각각이 대응하는 행에 배치된 제1 및 제2의 메모리 셀에 접속되는 복수의 제1의 비트선쌍(dbl,/dbl) 상기 복수의 제1의 열에 배치되어 각각이 대응하는 제1의 열에 배치된 제1의 메모리 셀에 접속되는 및, 제2의 비트선쌍(sbl,/sbl) 상기 제2의 열에 배치되어 그의 제2의 열에 배치된 제2의 메모리 셀에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 43] 복수의 메모리 블록(b1-bp) : 제1의 메모리 셀 어레이(da) 복수의 행 및 복수의 제1의 열에서 되는 매트릭스상으로 배치되어 각각이 제1의 액세스 속도를 가지는 복수의 제1의 메모리 셀(dmc)을 포함하는 제2의 메모리 셀 어레이(sa) 상기 제1의 메모리 셀 어레이와 그의 행이 연장하는 한편의 측에 인접하여 배치되어상기 복수의 행 중 기수행 및 적어도 하나의 제2의 열에서 되는 매트릭스상으로 배치되어 각각이 상기 제1의액세스 속도 보다도 뻐른 제2의 액세스 속도를 가지는 복수의 제2의 메모리 셀(smc)을 포함하는 제3의 메모리 셀 어레이(sa0) 상기 제1의 메모리 셀 어레이와 그의 행이 연장하는 다른편측에 인접하여 배치되어 상기 복수의행 중 우수행 및 적어도 하나의 제3의 열에서 되는 매트릭스상으로 배치되어 상기 제2의 액세스 속도를 가지는 복수의 제3의 메모리 셀(smc)을 포함하는 복수의 기수 워드선(wl1-wln-1) 상기 기수행에 배치되어 각각이 대응하는 기수행에 배치된 제1 및 제2의 메모리 셀에 접속되는 복수의 우수 워드선(wl2-wln) 상기 우수행에 배치되어 각각이 대응하는 우수행에 배치된 제1 및 제3의 메모리 셀에 접속되는 복수의 제1의 비트선쌍(dbl1,/dbl1-dblm,/dblm) 상기 복수의 제1의 열에 배치되어 각각이 대응하는 제1의 열에 배치된 제1의 메모리 셀에 접속되는 제2의 비트선쌍(sbl1,/sbl1-sblk,/sblk) 상기 제2의 열에 배치되어 그의 제2의 열에 배치되 제2의 메모리 셀에 접속되는 및, 제3의 비트선쌍(sbl01,/sbl10-sbl0k,/sbl0k) 상기 제3의 열에 배치되어 그의 제3의 열에 배치된 제3의 메모리 셀에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 44] 복수의 메모리 블록(wl) : 복수의 행에 배치되는 복수의 비트선쌍(sbl,/sbl) 복수의 열에 배치되는 복수의 메모리 셀(smc) 상기 워드선과 상기 비트선쌍과의 어느것의 교점에 대응하여 배치되어 (a) 제2의 액세스 트랜지스터(t2) 상기 비트선쌍의 한편과 제2의 메모리 노드(m2)과의 사이에 접속되어 대응하는 워드선의 전위에 응답하여 온상태로 되는 (b) 제3의 액세스 트랜지스터(t3) 상기 비트선쌍의 다른편과 제3의 메모리 노드(m3)과의 사이에 접속되어 상기 대응하는 워드선의 전위에 응답하여 온상태로 되는 (c) 제1의 드라이버 트랜지스터(t4) 상기 제2의 메모리노드와 접지전위가 제공되는 접지노드과의 사이에 접속되어 상기 제2의 메모리 노드의 전위에 응답하여 온상태로 되는 및, 셀플레이트 전극(426) 상기 메모리 셀의 각각에 있어서 상기 제2 및 제3의 메모리노드를 가리는 것을 특징으로 하는 반도체 기억장치 [청구항 45] 복수의 메모리 블록(dwl) : 복수의 행에 배치되는 복수의 비트선쌍(bl,/bl) 복수의 열에 배치되는 복수의 제1의 메모리 셀(dmc) 상기 제1의 워드선과 상기 비트선쌍과의 어느것의 교점에 대응하여 배치되어 각각이 제1의 액세스 속도를 가지고 대응하는 제1의 워드선 및 대응하는 비트선에 접속되는 제2의 워드선(swl) 상기 비트선쌍에 교차하여 배치된 및, 복수의 제2의 메모리 셀(smc) 상기 제2의워드선과 상기 비트선쌍과의 어느것의 교점에 대응하여 배치되어 각각이 상기 제1의 액세스 속도 보다도 빠른 제2의 액세스 속도를 가지고 대응하는 제2의 워드선 및 대응하는 비트선쌍에 접속되는 것을 특징으로 하는 반도체 기억장치 [청구항 56] 제50항에 있어서,상기제1및 제2의 게이트 배선이 형성된 상기 반도체 기판상에 층간 절연막을 형성하는 상기 제2의 액세스 트랜지스터의 다른편 소스/드레인 영역(401) 및 상기 제2의 게이트 배선의 단부상에 위치하는 상기 제1의 절연막 및 상기 층간 절연막에 제3의 콘택트 홀(450)을 형성하는 및 상기 제3의 액세스 트랜지스터의 다른편 소스/드레인 영역(403) 및 상기 제1의 게이트 배선의 단부상에 위치하는 상기 제1의 절연막 및 상기 층간 절연막에 제4의 콘택트 홀(451)을 형성하는 상기 제1의 스트레이지 노드전극은 그의 일부가 상기 제3의 콘택트 홀을 통하여 상기 제2의 액섹스 트랜지스터의 다른편 소스/드레인 영역 및 상기 제2의 게이트 배선의 단부에 접촉하도록 형성되어 상기 제2의 스트레이지 노드는 그의 일부가 상기 제4의 콘택트 홀을 통하여 상기 제3의 액세스 트랜지스터의 다른편 소스/드레인 영역 및 상기 제1의 게이트 배선의 단부에 접촉하도록 형성되는 것을 특징으로 하는 반도체 기억장치제조하는방법.