고집적DRAM을위한유니트셀배치및전송게이트설계방법 document_id 1019950041435

[청구항 2] 제1항에 있어서,상기 트랜치 캐패시터의 신호 전극은 제1도핑농도를 갖는 제1폴리실리콘층, 제2도핑 농도를 갖는 제2폴리실리콘층 및 제3도핑 농도를 갖는 제3폴리실리콘층을 더 포함하는 것을 특징으로 하는 dram 유니트 셀. [청구항 3] 제1항에 있어서,상기 트랜치 캐패시터는 다이아몬드 형태인 것을 특징으로 하는 dram 유니트 셀. [청구항 4] 제3항에 있어서,상기 트랜치 캐패시터는 육각형 형태인 것을 특징으로 하는 dram 유니트 셀. [청구항 5] 제1항에 있어서,의 주 도전성 경로는 트랜치 캐패시터의 신호 전극으로 부터 매몰된 스트랩으로 형성된 소스 전극 및 드레인 확산에 의하여 형성된 드레인 전극을 포함하는 것을 특징으로 하는 dram 유니트 셀. [청구항 6] 제5항에 있어서,의 드레인 확산은 플리실리콘층에 의하여 덮여지고, 상기 폴리실리콘층은 텅스텐 비트 접속부로 덮여지고; 상기 폴리실리콘층은 텅스텐 비트 접속부로 덮여지고; 상기 비트 라인은 비트 접속부에 연결되는 것을 특징으로 하는 dram 유니트 셀. [청구항 7] 제1항에 있어서,활성 영역을 형성하는 얕은 트랜치 격리 영역을 더 포함하며; 평평한 fet의 주 도전성 경로는 활성 영역내에 있는 것을 특징으로 하는 dram 유니트 셀. [청구항 9] 제8항에 있어서,상기 트랜치 캐패시터는육각형모양인것을특징으로 하는유니트 셀. [청구항 10] 제8항에 있어서,상기 워드 라인은 평평하고 트랜치 캐퍼시터중첩되는것을특징으로 하는유니트 셀. [청구항 11] 제10항에 있어서,상기fet는평평한것을특징으로 하는유니트 셀. [청구항 12] 제8항에 있어서,상기fet는평평한것을특징으로 하는유니트 셀. [청구항 14] 제13항에 있어서,상기 제2방향nan은제1방향직교인것을특징으로 하는dram 유니트 셀의 어레이. [청구항 15] 제13항에 있어서,열에서의 dram유니트 셀이 제1방향으로 정렬된 개별적인 트랜치 캐패시터 및 평평한갖는것을특징으로 하는dram 유니트 셀의 어레이. [청구항 16] 제13항에 있어서,제1열의 dram 유니트 셀은 제1방향으로 정렬된 개별적인 트랜치 캐패시터 및 평평한 fet를 포함하며, 제1열과 인접한 제2열의 dram 유니트 셀은 제1방향과 반대 방향으로 배열된 개별적인 트랜치 캐패시터 및 평평한포함하는것을특징으로 하는dram 유니트 셀의 어레이. [청구항 24] 제17항에 있어서,드레인 접속부를 형성하는 단계는; 기판위에 절연층의 접속 홀을 드레인 확산부로 에칭하는 단계; 폴리실리콘층를 접속 홀의 바닥 및 측벽면으로 공급하는 단계; 및 드레인 접속을 형성하기 위하여 텅스텐으로 접속 홀을 채우는 단계를 포함하는 것을 특징으로 하는 dram 유니트 셀제조하는방법.