펑쳐 콘보루숀널 인코딩과 디코딩을 구비한 송수신기 장치 및 그 방법 document_id 1019950700258

[청구항 3] 제2항에 있어서,상기제3 및 제4출력비트스트림을 유도해 내기 위한 수단은 펑쳐링 패턴에 해당하는 2진비트를 기억하기 위한 메모리를 포함하고, 상기 메모리는 상기 데이터클럭의 클럭펄스에 응답어드레스되도록한 수신기. [청구항 8] 제7항에 있어서,상기제1 및 제2의 1/2 비율 콘보루숀널 인코드 데이터 웨이브트레인으로 인코드 되는 순차 데이터 비트와 유사한 데이터비트의 시퀀스를 형성하기 위한 비트트레인(g1,g2)에 응답하는 디코더더 포함하는 수신기. [청구항 9] 제7항에 있어서,심볼비율로 i 및 q 채널의 비트가 수신되며, 시리얼 신호를 유도하기 위한 수단은 수신되는 i 및 q 채널과 출력터미널 및 멀티플렉서를 활성화하기 위한 클럭 소스에 각각 응답하는 제1 및 제2입력을 가지는 멀티플렉서를 포함해서 상기 i채널 및 상기 q채널은 수신되는 i 및 q 채널의 단일 심볼 시간 동안에 상기 시간에서 출력 터미널결속되는 수신기. [청구항 10] 제9항에 있어서,상기 출력 웨이브 트레인이 쌍을 형성하기 위한 수단은 펑쳐 클럭에 의해 클럭화된 회로를 포함하고, 상기 제1 및 제2의 1/2 비율 콘보루숀널 인코드 데이터 웨이브트레인의 주파수에서 비트 트레인(g1,g2)을 형성하기 위한 시리얼 신호응답하는 수신기. [청구항 11] 제10항에 있어서,클럭회로는 신호입력과 출력 터미널과 클럭입력과 클럭출력 터미널을 구비하는 fifo 레지스터와, 상기 레지스터로 상기 멀티플렉서 출력 터미널에서 매비트의 클럭을 발생하는 주파수를 가지는 클럭에 응답되는 상기 멀티플렉서 출력과 클럭 입력 터미널에 응답하는 상기 신호 입력 터미널과, 형성된 상기 비트 트레인(g1,g2)상에 한쌍의 출력 터미널을 상기 레지스터 출력에 응답하는 입력을 가지는 시리얼-파라렐 컨버터와 펑쳐링클럭에 응답되는 상기 레지스터 클럭 출력 터미널을 포함하는 클럭회로구비하는 수신기. [청구항 14] 제13항에 있어서,상기 디지탈 데이터 신호는 텔레비젼 프로그램 신호로부터 유도되고, 상기 수신기는 상기 제3신호를 가정용 텔레비젼 수신기용의 신호로 변환하기 위한 수단더 포함하도록한 수신기. [청구항 15] 제13항에 있어서,코드를 가지는 포워드 에러 정정 콘보루숀널 코드 신호는 해당의 타임슬롯 tk, tk+1, tk+2, tk+3에서 각각 순차비트 p1(0), p2(1), p2(2), p1(4) 및 p2(0), p1(2), p2(3), p2(4)를 가지는 i 및 q 파라렐 채널을 포함하고, (a) 타임슬롯 tk, tk+1, tk+2, tk+3 내의 제1비트스트림의 순차비트가 각각 p1(0), x1, p1(2), x2(여기서 x1 및 x2는 더미비트)이고, 해당 타임슬롯 tk, tk+1, tk+2, tk+3에서 상기 제2비트스트림 순차비트는 각각 p2(0), p2(1), p2(2), p2(3) 되도록 제1 및 제2파라렐 순차 비트스트림을 형성하고, (b) 상기 제1비트스트림의 x1 및 x2비트는 더미비트인 신호를 보내기 위한 상기 i 및 q 채널의 비트에 응답하는 회로수단포함하도록한 수신기. [청구항 16] 제15항에 있어서,상기제1 및 제2파라렐 순차 비트스트림을 형성하기 위한 회로수단은 i 및 q 채널의 순차 비트를 순차 비트 p1(0), p2(0), p2(1), p1(2), p2(2), p2(3), p1(4), p2(4)를 가지는 시리얼 비트스트림으로 결합하기 위한 수단포함하는 수신기. [청구항 17] 제13항에 있어서,7 비율로 펑쳐된 상기 포워드 에러 정정 콘보루숀널 인코드 신호는 해당 타임슬롯 tk, tk+1, tk+2, tk+3, tk+4, tk+5, tk=6에서 순차비트 p1(0), p2(1), p1(3), p1(5), p2(6), p2(8), p2(10) 및 p2(0), p2(2), p2(4), p1(6), p2(7), p1(9), p1(11)를 각각 가지는 i 및 q 파라렐 채널을 포함하고, 상기 회로수단은 (a) 타임슬롯 tk+1, tk+2, tk+3, tk+4, tk+5, tk+6, tk+7, tk+8, tk+9, tk+10, tk+11, tk+12 에서 상기 제1비트스트림의 상기 순차비트가 각각 p1(0), x3, x4, p1(3), x5, p1(5), p1(6), x6, x7, p1(9), x8, p1(11)이고, 해당 타임슬롯 tk+1, tk+2, tk+3, tk+4, tk+5, tk+6, tk+7, tk+8, tk+9, tk+10, tk+11, tk+12에서의 상기 제2비트스트림의 순차 비트는 각각 p2(0), p2(1), p2(2), x9, p2(4), x10, p2(6), p2(7), p2(8), x11, p2(10), x12(단 x3-x12는 더미비트) 되도록 제1 및 제2파라렐 순차 비트스트림을 형성하고, (b) 상기 제1비트스트림의 타임슬롯 tk+2, tk+3, tk+5, tk+8, tk+9, tk+11의 비트와 상기 제2비트스트림의 타임슬롯 tk+4, tk+6, tk+10, tk+12에서 비트는 더미비트인 것으로 신호를 보내기 위한 것으로서 상기 i 및 q 채널의 비트응답하도록한 수신기. [청구항 18] 제17항에 있어서,상기제1 및 제2파라렐 순차 비트 스트림을 형성하기 위한 상기 회로수단은 상기 i 및 q 채널의 순차비트를 p1(0), p2(0), p2(1), p2(2), p1(3), p2(4), p1(5), p1(6), p2(6), p2(7), p2(8), p1(9), p2(10), p1(11)를 가지는 시리얼 비트스트림으로 결합하기 위한 수단더 포함하는 수신기. [청구항 19] 제18항에 있어서,3 비율로 펑쳐된 상기 포워드 에러 정정 콘보루숀널 인코드 신호는, 해당 타임슬롯 tj, tj+1, tj+2, tj+3에서 제3비트스트림의 순차비트가 각각 r1(0), x1, r1(2), x2(단 x1및 x2는 더미비트이다)이고, 해당 타임슬롯 tj, tj+1, tj+2, tj+3에서 제4비트스트림의 순차비트는 각각 r2(0), r2(1), r2(2)가 되도록 제 상기 제3 및 제4파라렐 순차비트스트림을 형성하고, 상기 제3비트스트림의 순차비트는 r1(0), x1, r1(2), x2(단 x1및 x2는 더미비트이다)이고 해당 타임슬롯 tj, tj+1, tj+2, tj+3에서 제4비트스트림의 순차비트는 각각 r2(0), r2(1), r2(2), r2(3)가 되도록 상기 제3 및 제4파라렐 순차 비트스트림을 형성하고, 상기 제3비트스트림은 더미비트 인것으로 신호를 보내기 위한 것으로서 상기 i 및 q 채널의 비트응답하도록한 수신기. [청구항 20] 제19항에 있어서,상기제3 및 제4파라렐 순차 비트스트림을 형성하기 위한 회로수단은 상기 i 및 q 채널의 순차비트가 순차비트 r1(0), r2(0), r2(1), r1(2), r2(2), r2(3), r1(4), r2(4)를 가지는 시리얼 비트 스트림으로 결합하기 위한 수단포함하는 수신기. [청구항 21] 제17항에 있어서,비율2/3에서 펑쳐된 상기 포워드 에러 정정 콘보루숀널 인코드 신호는 해당 타임슬롯 tj, tj+1, tj+2, tj+3에서 각각 순차비트 r1(0), r2(1), r2(2), r1(4) 및 r2(0), r1(2), r2(3), r2(4)을 가지는 i 및 q 파라렐 채널을 포함하고, 상기 회로수단은 (a) 타임슬롯 tj, tj+1, tj+2, tj+3에서 제3비트스트림의 순차비트가 각각 r1(0), x1, r1(2), x2(단 x1,x2는 더미비트)이고, 상기 해당 타임슬롯 tj, tj+1, tj+2, tj+3에서의 제4비트스트림의 순차비트는 각각 r2(0), r2(1), r2(2), r2(3)가 되도록 상기 제3 및 제4파라렐 순차 비트스트림을 형성하고, 상기 제3비트스트림의 비트 x1 및 x2는 더미비트인 것으로 신호를 보내기 위한 것으로서 상기 i 및 q 채널의 비트응답하도록한 수신기.