반도체집적회로장치 document_id 1019960002593

[청구항 2] 제1항에 있어서,상기 제1부하소자는 제1부하용misfet로 구성되고, 상기 제2부하소자는 제2부하용misfet로 구성되고, 상기 제1부하용misfet의 게이트전극, 상기 제1구동용misfet의 게이트전극 및 상기 제2구동용misfet의 드레인영역이 서로 전기적으로 접속되고, 상기 제1부하용misfet의 소스영역과 상기 제1배선은 서로 전기적으로 접속되고, 상기 제2부하용misfet의 게이트전극, 상기 제2구도용misfet의 게이트전극 및 상기 제1구동용misfet의 드레인영역이 서로 전기적으로 접속되고, 상기 제2부하용 misfet의 소스영역과 상기 제2배선은 서로 전기적접속되는반도체집적회로장치. [청구항 3] 제2항에 있어서,상기 제1부하용misfet의 소스영역, 채널영역, 드레인영역은 제1규소막내에 형성되고, 상기 제2부하용misfet의 소스영역, 채널영역, 드레인영역은 제2규소막내형성되는반도체집적회로장치. [청구항 4] 제3항에 있어서,상기 제1규소막은 상기 제1배선과 일체로 구성되고, 상기 제2규소막은 상기 제2배선과 일체구성되는반도체집적회로장치. [청구항 5] 제4항에 있어서,상기 제1배선은 상기 제2워드선에 근접해서 마련되고, 상기 제2배선은 상기 제1워드선에 근접마련되는반도체집적회로장치. [청구항 6] 제4항에 있어서,상기제1 및 제2구동용misfet의 게이트길이방향은 상기 제1방향과 일치하도록 배치되고, 상기 제1 및 제2전송용misfet의 게이트길이방향은 상기 제1방향과 수직인 제2방향과 일치하도록 배치되고, 상기 제1 및 제2구도용misfet와 상기 제1 및 제2전송용misfet는 n채널misfet이고, 상기 제1 및 제2부하용misfet는 p채널인반도체집적회로장치. [청구항 7] 제4항에 있어서,상기제1, 제2규소막 및 상기 제1, 제2배선은 제2절연막상에 형성되고, 제3절연막은 상기 제1, 제2규소막상 및 상기 제1, 제2배선상에 형성되고, 상보형데이타선이 상기 제3절연막상을 상기 제2방향으로 연장해서 배치되고, 상기 상보형데이타선은 제1데이타선과 제2데이타선으로 구성되고, 상기 제1데이타선은 상기 제2 및 제3절연막에 형성된 개구를 통해서 상기 반도체기판에 형성된 상기 제1전송용misfet의 소스 또는 드레인영역의 다른쪽에 전기적으로 접속되고, 상기 제2데이타선은 상기 제2 및 제3절연막에 형성된 개구를 통해서 상기 반도체기판에 형성된 상기 제2전송용 misfet의 소스 또는 드레인영역의 다른쪽에 전기적으로 접속되고, 상기 제1배선은 상기 개구가 형성되는 부분을 상기 제2방향으로 우회하고, 상기 제2배선은 상기 개구가 형성되는 부분을 상기 제1배선과 동일방향우회하는반도체집적회로장치. [청구항 8] 제7항에 있어서,상기 제1배선은 상기 제1방향과 수직인 제2방향으로 인접하는 메모리셀의 제1배선과 겸용되고, 상기 제2배선은 상기 제2방향과 반대반향으로 인접하는 메모리셀의 제2배선겸용되는반도체집적회로장치. [청구항 9] 제8항에 있어서,상기제1 및 제2부하용misfet의 게이트길이방향은 상기 제2방향과 일치하도록 배치되고, 상기 제1부하용misfet의 채널영역은 게이트절연막을 거쳐서 상기 제1부하용misfet의 게이트전극상에 형성되고, 상기 제2부하용misfet의 채널영역은 게이트절연막을 거쳐서 상기 제2부하용misfet의 게이트전극상에 형성되고, 상기 제3절연막의 일부분은 상기 제1 및 제2부하용misfet의 게이트 절연막작용하는반도체집적회로장치. [청구항 10] 제3항에 있어서,상기 제1배선은 상기 제2방향으로 인접하는 메모리셀의 제1배선과 겸용되고, 상기 제2배선은 상기 제2방향과 반대방향으로 인접하는 메모리셀의 제2배선겸용되는반도체집적회로장치. [청구항 11] 제10항에 있어서,상기 제1규소막은 상기 제1배선과 일체로 구성되고, 상기 제2규소막은 상기 제2배선과 일체구성되는반도체집적회로장치. [청구항 12] 제1항에 있어서,상기 제1배선은 상기 제1방향과 수직인 제2방향으로 인접하는 메모리셀의 제1배선과 겸용되고, 상기 제2배선은 상기 제2방향과 반대방향으로 인접하는 메모리셀의 제2배선겸용되는반도체집적회로장치. [청구항 13] 제12항에 있어서,상기 제1배선은 상기 제2워드선에 근접해서 마련되고, 상기 제2배선은 상기 제1워드선에 근접마련되는반도체집적회로장치. [청구항 14] 제1항에 있어서,제4절연막이 상기 제1, 제2구동용misfet상에 형성되고, 제3배선이 상기 제2절연막의 상부 및 상기 제1,제2구도용misfet의 게이트전극의 상부를 상기 제1방향으로 연장함과 동시에 상기 반도체기판내에 형성된 상기 제1 및 제2구동용misfet의 소스영역에 접속되고, 상기 제1절연막은 상기 제3배선상형성되는반도체집적회로장치. [청구항 15] 제14항에 있어서,상기 제3배선은 상기 제1 및 제2워드선과 동일 도전층형성되는반도체집적회로장치. [청구항 16] 제1항에 있어서,상기제1 및 제2구동용misfet의 게이트길이방향은 상기 제1방향과 일치하도록 배치되고, 상기 제1 및 제2전송용misfet의 게이트길이방향은 상기 제1방향과 수직인제2방향일치하도록배치되는반도체집적회로장치. [청구항 17] 제1항에 있어서,상기 제1배선은 상기 제2워드선에 근접해서 마련되고, 상기 제2배선은 상기 제1워드선에 근접마련되는반도체집적회로장치. [청구항 18] 제1항에 있어서,상기제1 및 제2부하소자는 각각 제1영역, 제2영역 및 상기 제1영역과 제2영역 사이에 위치하는 제3영역을 갖는 규소막을 포함하고, 상기 제1 및 제2영역의 불순물농도는 상기 제3영역의 불순물농도보다 낮고, 상기 제1부하소자의 제1영역과 상기 제1배선은 서로 전기적으로 접속되고, 상기 제2부하소자의 제1영역과 상기 제2배선은 서로 전기적접속되는반도체집적회로장치. [청구항 20] 제19항에 있어서,상기 제1부하소자는 제1부하용misfet로 구성되고, 상기 제2부하소자는 제2부하용misfet로 구성되고, 상기 제1부하용misfet의 소스영역, 채널영역, 드레인영역은 제1규소막내에 형성되고, 상기 제2부하용misfet의 소스영역, 채널영역, 드레인영역은 제2규소막내에 형성되고, 상기 제1부하용misfet의 게이트전극, 상기 제1구동용misfet의 게이트전극 및 상기 제2구동용misfet의 드레인영역이 서로 전기적으로 접속되고, 상기 제2부하용misfet의 게이트전극, 상기 제2구동용misfet의 게이트전극 및 상기 제1구동용misfet의 드레인영역이 서로 전기적으로 접속되고, 상기 제1 및 제2부하용misfet의 소스영역은 상기 전원선에 전기적접속되는반도체집적회로장치. [청구항 21] 제20항에 있어서,상기 제1규소막은 상기 제1방향과 수직인 제2방향으로 인접하는 메모리셀의 제1규소막과 일체로 구성되고, 상기 제2규소막은 상기 제2방향과 반대방향으로 인접하는 메모리셀의 제2규소막과 일체구성되는반도체집적회로장치. [청구항 22] 제19항에 있어서,상기 제1부하소자는 제1영역, 제2영역 및 상기 제1영역과 제2영역 사이에 위치하는 제3영역을 갖는 제1규소막을 포함하고, 상기 제2부하소자는 제1영역, 제2영역 및 상기 제1영역과 제2영역 사이에 위치하는 제3영역을 갖는 제2규소막을 포함하고, 상기 제1규소막에 있어서 상기 제1 및 제2영역의 불순물농도는 상기 제3영역의 불순물농도보다 낮고, 상기 제2규소막에 있어서 상기 제1 및 제2영역의 불순물농도는 상기 제3영역의 불순물농도보다 낮고, 상기 제1 및 제2규소막의 제1영역은 상기 전원선에 전기적접속되는반도체집적회로장치. [청구항 23] 제22항에 있어서,상기 제1규소막은 상기 제1방향과 수직인 제2방향으로 인접하는 메모리셀의 제1규소막과 일체로 구성되고, 상기 제2규소막은 상기 제2방향과 반대반향으로 인접하는 메모리셀의 제2규소막과 일체구성되는반도체집적회로장치. [청구항 24] 제19항에 있어서,상기 제1배선은 상기 제2워드선에 근접해서 마련되고, 상기 제2배선은 상기 제1워드선에 근접마련되는반도체집적회로장치. [청구항 25] 제19항에 있어서,상기제1 및 제2구동용misfet의 게이트길이방향은 상기 제1방향과 일치하도록 배치되고, 상기 제1 및 제2전송용misfet의 게이트길이방향은 상기 제1방향과 수직인제2방향일치하도록배치되는반도체집적회로장치.