문맥 (context)
[청구항 1]
두 개의 전송 트랜지스터, 두 개의 구동 트랜지스터 및 두 개의 부소자가 플리플롭(flip flop) 형태로 연결되어 이루어진 메모리장치에 있어서
제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하고, 상부 도전층으로 이루어진 제1 및 제2비트라인
및 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고, 상기 비트라인과 동일 도전층에 형성된 접지라인(vss)을 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리장치
[청구항 2]
제1항에 있어서,상기 접지라인은 상기 비트라인과 평행하도록형성되는것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 3]
제1항에 있어서,상기 비트라인 및 접지라인은금속으로이루어진것을특징으로 하는스태틱 랜덤 억세스 메모리 장치.
[청구항 4]
제1항에 있어서,상기 접지라인은 하부 도전층으로 이루어진 패드층을 개재하여 상기 제1및제2구동 트랜지스터의소오스접속되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 5]
반도체기판에 형성되고, 제1층의 도전층으로 이루어진 게이트와 상기 게이트의 양측에 형성된 소오스/드레인을 각각 구비하는 제1, 제2구동 트랜지스터
제1층의 도전층으로 이루어진 게이트와, 상기 게이트의 양측에 형성되며, 그 일측이 상기 제1 및 제2구동 트랜지스터의 드레인과 접속하는 소오스/드레인을 각각 구비하는 제1 및 제2전송 트랜지스터
상기 제1 및 제2전송 트랜지스터의 소오스/드레인 상에 형성되며 제2층의 도전층으로 이루어진 제1패드층
및 상기 제1 및 제2구동 트랜지스터의 소오스/드레인 상에 형성되며,제2층의 도전층으로 이루어진 제2패드층을 포함하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리장치
[청구항 6]
제5항에 있어서,상기 제1패드층을 통해 상기 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하는 비트라인; 및 상기 제2패드층을 통해 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고, 상기 비트라인과 동일 도전층으로 이루어진접지라인더포함하는것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 7]
제6항에 있어서,상기 접지라인(vss)은 상기 비트라인과 평행하게형성되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 8]
제6항에 있어서,상기 접지라인(vss)은금속으로이루어진것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 9]
제5항에 있어서,상기제1 및 제2구동 트랜지스터의 게이트 및 제2패드층의 상부에는, 상기 제1구동 트랜지스터의 드레인과 제2구동 트랜지스터의 게이트를 접속하기 위한 제1콘택홀과, 상기 제2구동 트랜지스터의 드레인과 제1구동 트랜지스터의 게이트를 접속하기 위한제2콘택홀각각형성되어있는것을특징으로 하는스태틱 랜덤 억세스 메모리 장치.
[청구항 10]
두 개의 전송 트랜지스터, 두 개의 구동 트랜지스터 및 두 개의 부하소자가 플립플롭(filp flop) 형태로 연결되어 이루어진 메모리장치에 있어서
반도체기판 상에, 제1층의 도전층으로 형성된 게이트전극들
제2층의 도전층으로 형성되고, 상기 제1 및 제2전송 트랜지스터의 소오스 및 드레인 상에 형성된 제1패드층과, 상기 제1 및 제2구동터의 소오스 및 드레인 상에 형성된 제2패드층
제3층의 도전층으로 형성되고, 상기 제1구동 트랜지스터의 드레인과 제2구동 트랜지스터의 게이트, 상기 제2구동 트랜지스터의 드레인과 제1구동 트랜지스터의 게이트를 각각 접속하느 중간 접속층
제4층의 도전층으로 형성되고, 그 일측이 상기 제1전송 트랜지스터의 소오스/드레인 및 제1구동 트랜지스터의 드레인과 동시에 접속하는 제1부하소자와, 그 일측이 상기 제2전송 트랜지스터의 소오스/드레인 및 제2구동 트랜지스터의 드레인과 동시에 접속하는 제2부하소자
상기 제1 및 제2부하소자와 동일 도전층으로 형성되고, 상기 제1 및 제2부하소자의 다른 측과 접속하는 일정전원(,vcc)
제5층의 도전층으로 형성되고, 상기 제1패드층을 통해 제1 및 제2전송 트랜지스터의 소오스/드레인과 각각 접속하는 제1 및 제2비트라인
및 상기 비트라인과 동일 도전층으로 형성되고, 상기 제2패드층을 통해 제1 및 제2구동 트랜지스터의 소오스와 각각 접속하는 접지라인(vss)을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 장치
[청구항 11]
제9항에 있어서,상기 제5층의 도전층은금속으로이루어진것을특징으로 하는스태틱 램덤 억세스 메모리장치.
[청구항 12]
제10항에 있어서,상기 금속은 알루미늄(al), 티타늄 나이트라이드(tin), 텅스텐(w) 및 티타늄(ti)으로 이루어진 그룹에서 선택된하나인것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 13]
제9항에 있어서,상기 일정전원선(vcc)은 상기 제1및제2전송트랜지스터의게이트와예각또는둔각교차하는것을특징으로 하는스태틱 랜덤 억세스 메모리장치.
[청구항 14]
제9항에 있어서,상기 비트라인과 접지선은서로평행한것을특징으로 하는스태틱 랜덤 억세스 메모리 장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
스태틱 랜덤 억세스 메모리장치에서 제1 및 제2비트라인과 접지라인(vss)은 각각 어떠한 층을 통해 트랜지스터의 소오스/드레인 및 소오스와 접속되는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제1 및 제2비트라인과 접지라인(vss)이 각각 트랜지스터의 소오스/드레인 및 소오스와 접속될 때 사용하는 층(패드층)을 찾는 과업이다.
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2정보 추출
information_extraction청구항 5, 6, 10에서 비트라인은 제1패드층을 통해 전송 트랜지스터의 소오스/드레인과 접속하고, 접지라인은 제2패드층을 통해 구동 트랜지스터의 소오스와 접속함을 확인한다.
- 상기 제1패드층을 통해 상기 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하는 비트라인; 및 상기 제2패드층을 통해 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고
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3근거 선택
evidence_selection비트라인의 접속 층인 '제1패드층'과 접지라인의 접속 층인 '제2패드층'에 관한 구절을 선택한다.
- 상기 제1패드층을 통해 상기 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하는 비트라인; 및 상기 제2패드층을 통해 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고
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4논리 통합
logical_integration비트라인은 제1패드층을 매개로 전송 트랜지스터의 소오스/드레인과 연결되며, 접지라인은 제2패드층을 매개로 구동 트랜지스터의 소오스와 연결됨을 통합한다.
- 상기 제1패드층을 통해 상기 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하는 비트라인; 및 상기 제2패드층을 통해 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고
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5결론 도출
conclusion_formulation비트라인은 제1패드층을 통해, 접지라인은 제2패드층을 통해 각각 접속된다는 결론을 도출한다.
- 상기 제1패드층을 통해 상기 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하는 비트라인; 및 상기 제2패드층을 통해 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고
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6답변 생성
answer_generation질문에 대해 비트라인은 제1패드층을 통해, 접지라인은 제2패드층을 통해 접속된다고 답변을 생성한다.
- 상기 제1패드층을 통해 상기 제1 및 제2전송 트랜지스터의 소오스/드레인과 접속하는 비트라인; 및 상기 제2패드층을 통해 상기 제1 및 제2구동 트랜지스터의 소오스와 접속하고
최종 답변 (final_answer)
제1 및 제2비트라인은 제1패드층을 통해 트랜지스터의 소오스/드레인과 접속되고, 접지라인(vss)은 제2패드층을 통해 트랜지스터의 소오스와 접속된다.
핵심 해석 (core_interpretation)
SRAM 장치에서 비트라인과 접지라인이 각각 전송 트랜지스터와 구동 트랜지스터의 특정 단자에 연결되기 위해 서로 다른 패드층(제1패드층 및 제2패드층)을 사용하는 구조를 나타낸다.