디지탈-아날로그 변환기 및 구분적으로 선형인 아날로그파형의형성방법 document_id 1019960016608

[청구항 1] 디지탈-아날로그 변환기(dac)에 있어서 각 비트가 소정의 클럭 구간 동안 파형 셰이핑 회로들 중 하나에 인가되는 디지탈 신호를 제어하는 n 비트 코드워드의 시퀸스에 응답하여 로우 플래토(plateau)와 하이 플래토 사이에서 각각 상승 및 하강 에지를 상승 및 하강 시간 동안 전환되는 구동 신호를 생성하는 다수의 파형 셰이핑 회로 상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서, 상기 구동 신호의 로우 및 하이 플래토 값을 각각 로우 및 하이 한계 값으로 한정하는 전달 함수를 갖는 다수의 리미팅 스위치 코드워드 내의 각각의 비트 위치에 따라 상기 구동 신호를 가중시켜 가중된 구동신호를 생성하는 가중 회로 및 상기 가중된 구동 신호들을 합산하여 출력 플래토 값과 상승 및 하강 출력에지를 가진 대략 구분적으로 선형인 아날로그 파형을 구성하는 합산회로를 포함하며, 상기 파형 셰이핑 회로는 상기 상승 및 하강 출력 에지가 각각 상승 및 하강 정착 시간 t rs 및 t fs 내에 정착되도록 상기 상승 및 하강 시간을 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 제1 오차 경계 내로 설정하며, 상기 리미팅 스위치는 상기 출력 플래토 값들이 정착 시간 t ps 내에 정착되도록 상기 로우 및 하이 한계 값들을 코드워드로 표시된 이상적인 값의 제2 오차 경계내로 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기 [청구항 2] 제1항에 있어서,상기 파형 셰이핑 회로는 정착 시간 tps 및 trs의 합을 감소시키도록 상승 시간을 제어하며, 정착 시간 tps 및 tfs의 합을 감소시키도록하강시간제어하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 3] 제1항에 있어서,상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 정착 시간 ts내에 제 2차 오차 경계내로 정착되며, 상기 플래토 정착시간 tps은 상기 상승 및 하강 시간의 말단으로부터 측정되며, 상기 파형 셰이핑 회로는 상기 정착 시간 ts의 최소한 25%가 되도록 상기 상승 및 하강 시간을 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기록 상기 로우 및 하이 한계 값들을, 코드워드로 표시된 이상적인 값의 제2의오차경계내설정하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 4] 제1항에 있어서,상기 파형 세이핑 회로는 정착 시간 t 및 t의 합을 감소시키도록 상승 시간을 제어하여, 정착 시간 t 및 t의 합을 감소시키도록하강시간제어하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 5] 제1항에 있어서,상기제1 및 제2오차 경계는대략적동일한것을특징으로 하는디지탈-아날로그 변환기. [청구항 6] 제5항에 있어서,상기 코드워드는 양자화 분해능 경계에 대응하는 최하위 비트(lsb)를 가지며, 상기 제1 및 제2오차 경계는 상기 제1 및 제2오차 경계는상기양자화분해능경계이하인것을특징으로 하는디지탈-아날로그 변환기. [청구항 7] 제6항에 있어서,상기제1 및 제2오차 경계는 대략적으로상기인것을특징으로 하는디지탈-아날로그 변환기. [청구항 8] 제1항에 있어서,각각의 상기 파형 셰이핑 회로는 파형 세이핑 회로의 관련 디지탈 신호, 공통 말단 전류(common tail current) 및 차동 출력에 응답하는 차동 입력을 갖는 차동적으로 접속된 제1트랜지스터 쌍; 상기 구동 신호를 생성하기 위해 상기 차동 출력 양단에 접속된 캐패시터; 및 각각 상기 선형 출력 램프의 상기 제1오차 경계 내로 정착된 상기 구동 신호의 상승 및 하강 출력 에지를 생성시키기에 충분하도록 천천히 캐패시터를 충전 및 방전시키는 레벨의 공통 말단 전류를 공급하는전류원포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 9] 제8항에 있어서,각각의 상기 리미팅 스위치는 상기 스위치의 구동 신호에 응답하여 로우 및 하이 한계 값들 사이에서 차동 출력을 전환하며, 상기 한계 값들 사이에서 전화하면서 선형 동작 범위를 나타내는 차동적으로 접속된 제2트랜지스터 쌍; 상기 한계 값이 상기 코드워드의 이상적인 값의 상기 제2오차 경계 내에 있도록 상기 제2트랜지스터 쌍을 통해 흐르는 공통 말단 전류량을 설정하는 전류원 및 상기 상승 및 하강 에지의 형태가 대략적으로 유지되도록 상기 선형 동작 범위를 확장하는선형회로포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 10] 제9항에 있어서,상기 제2트랜지스터 쌍은 에미터, 베이스 및 콜렉터를 가진 바이폴러 트랜지스터이며, 상기 선형 회로는 각 트랜지스터의 에미터들 사이에 접속된 에미터 변성 저항기 쌍,및상기전류원포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 11] 제9항에 있어서,상기 상승 및 하강 시간이 대체적으로 동일하도록 상기 구동 신호 값을 오프셋시킴으로써 차동적으로 접속된 상기 제2트랜지스터 쌍의 균형을 맞추는 밸런싱회로더포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 12] 제11항에 있어서,상기 밸런싱 회로는 또한 적당한 때에 상기 상승 및 하강에지를 시프트시키며, 상기 디지탈 신호 값을 시프팅시킴으로써 상기 밸런싱 회로에 의해 발생된 상기 상승 및 하가 에지의 타임 시프트를 실질적으로 오프렛시키는보상회로더포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 13] 제1항에 있어서,상기n비트 코드워드는 디지탈 코드를 나타내는 w 최하위 비트(lsb), 및 써모미터 코드를 나타내며 점중적으로 턴온되는 q 최상위 비트(msb)를 가지며, w lsb 및 m-w msb를 가지는 m 비트 코드워드의 시퀀스를 수신하며, w lsb를 n 비트 코드워드의 w lsb로 맵핑하며, q=2m-w-1일 때 m-w msb를 n 비트 코드워드의 q msb로 맵핑하는레코더더포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 14] 제13항에 있어서,상기 파형 세이핑 회로는 상기 상승 및 하강 시간을 설정하기 위해 외부적으로 트리밍될 수 있고, 상기 리미팅 스위치는 상기 로우 및 하이 한계 값을 설정하기 위해 외부적으로 트리밍될 수 있으며, 각각의 상기 파형 세이핑 회로 및 리미팅 스위치가 독립적으로 트리밍될 수 있도록, 써모미터 코드 내의 q 비트의 디지탈 신호가 각각의 파형 세이핑 회로에 인가되는 패스 모드, 및 턴온된 써모미터 코드 내의 최상위 비트의 디지탈 신호만 이 파형 셰이핑 회로에 인가되는 트림 모드를 갖는선택회로더포함하는것을특징으로 하는디지탈-아날로그 변환기. [청구항 15] 제1항에 있어서,소정의 클럭 구간및 각 비트의 디지탈 신호를 갖는 클럭 신호를 수신하며, 다음 클럭 주기에 상기 디지탈 신호를 상기 파형 셰이핑 회로에 출력하는 다수의 래치: 및 상기 파형 셰이핑 회로에 인가된 상기 디지탈 신호가 실질적으로 동기화되도록 상기 각각의 래치에 인가된 클럭 신호를 동기화하는다수의지연회로더포함하는거을특징으로 하는디지탈-아날로그 변환기. [청구항 16] 디지탈 -아날로그 변환기(dac)에 있어서 소정의 클럭 구간 동안 상기 파형 세이핑 회로들 중 환 회로에 인가된 디지탈 신호를 각각의 비트가 제어하는 n 비트 코드워드의 시퀸스에 응답하여 로우 플래토와 하이 플래토 사이의 전이 사간 동안 상승 및 하강 에지를 따라 대칭적으로 전환되는 구동 신호를 생성하는 다수의 파형 셰이핑 회로 상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서 상기 구동 신호의 로우 및 하이 플래토 값을 각각 로우 및 하이 한계 값으로 한정하는 전달 함수를 갖는 다수의 리미팅 스위치 코드워드 내이 각 비트의 위치에 따라 상기 구동 신호를 가증하여 가중된 구동 신호를 생성하는 가증 회로 및 코드워드로 표시된 이상적인 값이 소정의 오차 경계 내로 정착 시간 t ps 내에 정착되는 출력 플래토 값, 및 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 상기 소정의 오차 경계 내로 상승 및 하강 정착 시간 t rs 및 t fs 내에 각각 정착되는 상승 및 하강 출력 에지를 갖는 대략 구분적으로 선형인 아날로그 파형을 구성하기 위해 상기 가중된 구동 신호를 합산하는 합산 회로를 포함하며, 상기 파형 세이핑 회로는 정착 시간 t ps 와 t rs 의 합 및 정착 시간 t ps 와 t rs 의 합이 클럭 구간의 선정된 부분 이하가 되게 설정되도록 전이 시간을 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기 [청구항 17] 제16항에 있어서,상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 시간 ts내에 상기 제2 오차 경계 내로 정착되며, 상기 플래토 정착시간 tps은 상기 전이 시간의 말단으로부터 측정되며, 상기 파형 셰이핑 회로는 상기 전이 주기가최소한상기정착시간설정하는것을특징으로 하는디지탈-아날로그 변환기.