필드 산화물에 의해 분리된 서로 다른 도전형의 반도체영역을가진반도체장치및그제조방법 document_id 1019960026584

[청구항 2] 제1항에 있어서,상기 제1반도체영역의 제1회로소자와 상기 제2반도체영역의 제2회로 소자를 전기적으로 접속하기 위해 상기 반도체기판의 상기 주표면 상부에 형성되며 상기 제1 및 제2반도체영역 사이의 상기 접합을 가로질러 상기 필드 산화막상으로 연장하는접속도체더구비하는것을특징으로 하는반도체장치. [청구항 3] 제2항에 있어서,상기 필드 산화막은 약 150 내지 500의두께갖는것을특징으로 하는반도체장치. [청구항 4] 제1항에 있어서,상기제1 및 제2반도체영역중의 하나는 상기 반도체기판의 일부이고, 상기 제1 및 제2반도체영역의 다른 하나는 상기 반도체기판내에 형성된웰인것을특징으로 하는반도체장치. [청구항 5] 제1항에 있어서,상기제1 및 제2반도체영역은 상기 반도체기판의 서로 다른 부분에 형성된웰인것을특징으로 하는반도체장치. [청구항 6] 제1항에 있어서,상기 제1반도체영역은 상기 반도체기판에 형성된 제1웰이고, 상기 제2반도체영역은 상기 제1웰 내에 형성되며상기제1웰제2웰인것을특징으로 하는반도체장치. [청구항 7] 제1항에 있어서,상기 제1반도체영역에 형성된 복수의 제1회로 소자, 상기 제1반도체영역의 상기 반도체기판의 상기 주표면상에 형성되어 상기 복수의 제1회로 소자를 서로 분리시키는 제1필드-차폐 분리구조, 상기 제2반도체영역에 형성된 복수의 제2회로 소자, 및 상기 제2반도체영역의 상기 반도체기판의 상기 주표면상에 형성되어 상기 복수의 제2회로 소자를 서로 분리시키는 제2필드-차폐분리구조더구비하는것을특징으로 하는반도체장치. [청구항 8] 제7항에 있어서,상기제1 및 제2반도체영역은 각 각 상기 반도체기판의 서로 다른 부분에 형성된 p 도전형 및 n 도전형 웰이고, 상기 제1회로 소자는 nmos 트랜지스터를 포함하며 상기 제2회로소자는 pmos 트랜지스터를 포함하고, 상기 nmos 및 pmos 트랜지스터의 게이트는 p 도전형 웰과 상기 n 도전형 웰사이의 상기 접합을 가로지르도록 상기 필드 산화막상에 연장하는 접속 도체에 의해서로전기적접속되는것을특징으로 하는반도체장치. [청구항 9] 제7항에 있어서,상기제1 및 제2반도체영역은 각각 상기 반도체기판의 서로 다른 부분에 형성된 p 도전형 및 n 도전형 웰이고, 상기 제1회로 소자는 메모리셀의 어레이와 nmos 트랜지스터를 포함하고, 상기 제2회로 소자는 pmos 트랜지스터를 포함하며, 상기 nmos 및 pmos 트랜지스터의 게이트는 상기 p 도전형 웰과 상기 n 도전형 웰사이의 상기 접합을 가로지르도록 상기 필드 산화막상에 연장하는 접속 도체에 의해 서로 접속되어 상기 메모리셀 어레이에 대한주변회로구성하는것을특징으로 하는반도체장치. [청구항 11] 제10항에 있어서,상기 제1반도체영역의 제1회로 소자와 상기 제2반도체영역의 제2회로 소자를 전기적으로 접속시키기 위해 상기 반도체기판의 상기 주표면상부에 형성되며 상기 제1 및 제2반도체영역 사이의 상기 제1접합을 가로질러 상기 제1필드 산화막상으로 연장하는 제1접속 도체, 및 상기 제3반도체영역의 제3회로 소자와 상기 제4반도체영역의 제4회로 소자를 전기적으로 접속시키기 위해 상기 반도체기판의 상기 주표면 상에 형성되며 상기 제3 및 제4반도체영역 사이의 상기 제4접합을 가로질러 상기 제3필드 산화막상으로 연장하는제2접속도체더구비하는것을특징으로 하는반도체장치. [청구항 12] 제10항에 있어서,비휘발성 메모리셀 어레이 및 제1 nmos 트랜지스터가 상기 제1반도체영역에 형성되고, 제1 pmos 트랜지스터가 상기 제2반도체영역에 형성되고, 제2 pmos 트랜지스터가 상기 제3반도체영역에 형성되고, 제2 nmos 트랜지스터가 상기 제4반도체영역에 형성되며, 상기 제1 nmos 및 제2 pmos 트랜지스터의 게이트는 상기 제1 및 제2반도체영역 사이의 상기 제1접합을 가로질러 상기 제1 필드 산화막상으로 연장하는 제1접속 도체에 의하여 서로 접속되고, 상기 제2 pmos 및 제2 nmos 트랜지스터의 게이트는 상기 제3 및 제4 반도체영역 사이의 상기 제4접합을 가로질러 상기 제3필드 산화막 상으로 연장하는제2접속도체서로접속되는것을특징으로 하는반도체장치. [청구항 14] 제13항에 있어서,상기 제1반도체영역의 상기 메모리셀 어레이부는 dram의메모리셀구비하는것을특징으로 하는반도체장치. [청구항 15] 제13항에 있어서,상기 제1반도체영역의 상기 메모리셀 어레이부는비휘발성 메모리의메모리셀구비하는것을특징으로 하는반도체장치. [청구항 17] 제16항에 있어서,상기 제1반도체영역의 상기 메모리셀 어레이부는 dram메모리셀구비하는것을특징으로 하는반도체장치. [청구항 26] 제25항에 있어서,상기제1 및 제2웰중의 다른 하나에 하나 이상의 mos 트랜지스터가 형성되고, 상기 제1웰의 트랜지스터중 하나와 상기 제2웰의 트랜지스터중 하나는 상기 제1필드 산화막상에 연장하는 접속 도체에 의해 서로 전기적으로 접속된게이트갖는것을특징으로 하는반도체장치. [청구항 27] 제25항에 있어서,상기 기판의 표면부에 형성된 제1도전형의 제3웰, 및 상기 제3웰의 기판의 표면부에 형성되고 상기 반도체장치에 인가되는 전원전위의 극성과 반대 극성의 전위로 유지되는 제2도전형의 제4웰을 더 구비하며, 상기 제3 및 제4웰은 제2필드 산화막에 의해서로전기적분리되는것을특징으로 하는반도체장치. [청구항 28] 제27항에 있어서,트랜지스터가 상기 제3 및 제4웰에 각각 형성되고, 상기 제3 및 제4웰내의 트랜지스터는 상기 제2필드 산화막상으로 연장하는 접속 도체에 의해 서로 전기적으로 접속된게이트갖는것을특징으로 하는반도체장치. [청구항 31] 제30항에 있어서,상기 제1부분은 dram 셀 부분이고, 상기 제2부분은 상기 dram 셀 부분에 대한주변회로부인것을특징으로 하는반도체장치. [청구항 32] 제30항에 있어서,상기 제2부분의 상기 주변 회로부는 cmos회로구비하는것을특징으로 하는반도체장치.