MIS형 반도체장치 및 그 제조방법 document_id 1019960037816

[청구항 2] 제1항에 있어서,상기 제3 공정에서 형성되는 채널조정용 측벽의 두께는 40~100㎚이며, 상기 제4 공정에서의 인 이온의 주입조건은 가속에너지가 5~20㎏v이며, 주입량인것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 3] 제1항에 있어서,상기 제4 공정에서는 저농도의 인 이온을 주입하고, 상기 제4 공정후 상기 제5 공정전에, 상기 채널조정용 측벽의 측면 상에 ldd용 측벽을 형성하는 공정과, 상기 ldd용 측벽을 마스크로 하여 상기 게이트전극 및 상기 반도체 기판의 내부에 고농도의 인 이온을 주입하는 공정을 더 구비하고, 상기 제5 공정에서는, 상기 저농도 및 고농도의 인 이온을 동시에 확산, 확성화시켜서, 상기 반도체 기판 내의 상기 n형 소스중간드레인영역의 외측에 n형 고농도 소스중간드레인영역형성하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 4] 제3항에 있어서,상기 제3 공정에서 형성되는 채널조정용 측벽의 두께는 30~70㎚이며, 상기 제4 공정에서의 인 이온의 주입조건은 가속에너지가 5~20㎏v이며, 주입량이 1~5×1014㎝-2이며, 상기 고농도의 인 이온을 주입하는 공정에서의 인 이온의 주입조건은 가속에너지가 5~20㎏v이고, 주입량인것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 5] 제1항에 있어서,상기제1~제3 공정에서는 반도체 기판 상의p채널형 mis 트랜지스터 형성영역 상에도 상기 n채널형 mis 트랜지스터 형성영역에서와 같은 게이트 절연막, 게이트전극 및 채널조정용 측벽을 형성하고, 상기 제3 공정후 상기 제5 공정전에, 상기 p채널형 mis트랜지스터 형성영역에서, 상기 채널조정용 측벽을 마스크로 하여 상기 게이트전극 및 상기 반도체 기판의 내부에 p형 불순물 이온을 주입하는 공정을 더 구비하고, 상기 제5 공정에서는. 상기 p채널형 mis트랜지스터 형성영역의 게이트전극을 저저항의 p형 게이트전극으로 함과 동시에, 상기 반도체 기판내의 상기 p형 게이트전극의 양측에 위치하는 영역에 p형 소스중간드레인영역형성하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 6] 제5항에 있어서,상기 제4 공정에서는 저농도의 인 이온을 주입하고, 상기 p형 불순물 이온을 주입하는 공정에서는 저농도의 p형 불순물 이온을 주입하고, 상기 제4 공정 및 p형 불순물 이온을 주입하는 공정후, 또 상기 제5 공정 전에 상기 채널조정용 측벽의 측면 상에 ldd용 측벽을 형성하는 공정과, 상기 n채널형 mis 트랜지스터 형성영역에서, 상기 ldd용 측벽을 마스크로 하여 상기 게이트전극 및 상기 반도체 기판의 내부에 고농도의 인 이온을 주입하는 공정과, 상기 p채널형 mis 트랜지스터 형성영역에서, 상기 ldd용 측벽을 마스크로 하여 상기 게이트전극 및 상기 반도체 기판의 내부에 고농도의 p형 불순물 이온을 주입하는 공정을 더 구비하고, 상기 제5 공정에서는 상기 고농도의 인 이온과 상기 고농도의 p형 불순물 이온을 확산, 확성화시켜서 상기 n형 소스중간드레인영역의 외측에 n형 고농도 소스중간드레인영역을 형성함과 동시에, 상기 p형 소스 드레인영역의 외측에 p형 고동도 소스드레인영역형성하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 7] 제1항 또는 제3항에 있어서,상기 제3 공정은, 상기 반도체 기판과 게이트전극의 노출된 부분을 산화하여 전면(全面) 상에 산화막을 형성하는 공정과, 이방성 에칭에 의하여 상기 산화막을 에치 백하고, 상기 게이트전극의 양측면 상에 상기 산화막의 일부를 채널조정용 측벽으로서 남기는공정포함하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 8] 제1항 또는 제3항에 있어서,상기 제5 공정에서는, 975~1050℃, 약 10초간의 rta처리시행하는것을특징으로 하는mis형 반도체 장치의 제조방법 [청구항 10] 제9항에 있어서,상기제1~제3 공정에서는 반도체 기판의 p채널형 mis 트랜지스터 형성영역 위에도 상기 n채널형 mis 트랜지스터 형성영역에서와 같은 게이트 절연막, 게이트전극 및 채널조정용 절연막을 형성하고, 상기 제3 공정후 상기 제5 공정전에, 상기 p채널형 mis 트랜지스터 형성영역 상의 상기 채널조정용 절연막 내에 p형 불순물 이온을 도입하는 공정을 더 구비하고, 상기 제5, 제6 공정에서는, 상기 p채널형 mis 트랜지스터 형성영역 내에서도 상기 n채널형 mis 트랜지스터 형성영역에서와 같은 ldd용 절연막 및 l자형 채널 조정용 절연막으로 구성되는 측벽을 형성하고, 상기 제6 공정후 상기 제8 공정전에, 상기 p채널형 mis 트랜지스터 형성영역에서, 상기 측벽을 마스크로 하여 상기 게이트전극 및 상기 반도체 기판의 내부에 고농도의 p형 불순물 이온을 주입하는 공정을 더 구비하고, 상기 제8 공정에서는 상기 p채널형 mis 트랜지스터 형성영역에서도, 상기 각 공정에서 주입된 p형 불순물 이온을 확산, 활성화시켜서, 상기 게이트전극을 저저항의 p형 게이트전극으로 함과 동시에, 상기 반도체 기판 내의 상기 측벽의 측박에 위치하는 영역에 p형 고농도 소스 드레인영역을 형성하는 한편, 상기 반도체 기판 내의 상기 게이트전극의 하방에 위치하는 영역과 상기 p형 고농도 소스중간드레인영역 사이에 p형 저농도 소스 드레인영역형성하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 11] 제9항에 있어서,상기 제3 공정에서는 상기 반도체 기판과 게이트전극의 노출된 부분을 산화하여 전면상에산화막형성하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 12] 제9항에 있어서,상기 제8 공정에서는, 975~1050℃, 약 10초간의 rta처리시행하는것을특징으로 하는mis형 반도체 장치의 제조방법 [청구항 13] 제1항 또는 제9항에 있어서,상기 반도체 기판이 soi기판인것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 15] 제14항에 있어서,상기제1 및 제2 공정에서는 상기 반도체 기판의 p채널형 mis 트랜지스터 형성영역 위에도 게이트 절연막과 게이트전극을 형성하고, 상기 제3 공정후에 상기 p채널형 mis 트랜지스터 형성영역에있어서, 상기 n채널형 mis 트랜지스터 형성영역을 덮는 마스크부재를 이용하여 상기 게이트전극 및 상기 반도체 기판의 내부에 p형 불순물 이온을 주입하는 공정을 더 구비하고, 상기 제4 공정에서는 상기 p형 불순물 이온을 확산, 활성화시켜서 상기 p채널형 mis 트랜지스터 형성영역의 상기 게이트전극의 양측방에 위치하는 영역에 p형 소스중간드레인영역을 형성함과 동시에, 상기 mis 트랜지스터 형성영역에서의 게이트전극 저저항화하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 16] 제14항에 있어서,상기 제2 공정과 제3 공정 사이에, 상기 게이트전극으 faktmzm로 하여 상기 반도체 기판 내에 저농도의 n형 불순물 이온을 주입하는 공정과, 상기 게이트전극의 양측면상에 측벽을 형성하는 공정을 더 구비하고, 상기 제3 공정에서는 상기 게이트전극 및 측벽을 마스크로 하여 상기 각불순물이온주입하는것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 19] 제18항에 있어서,상기 비소 이온 및 실리콘 이온 중적어도 어느 한쪽의 불순물 이온의 주입조건은 가속에너지가 40~80㎏v이고, 주입량이 2~8×1014㎝-2이며, 상기 인 이온의 주입조건은 가속에너지가 5~30㎏v이며, 주입량인것을특징으로 하는mis형 반도체장치의 제조방법 [청구항 21] 제20항에 있어서,상기 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 설치된 도전체막에 p형 불순물을 주입하여 형성된 p형 게이트전극과, 상기 p형 게이트전극의 양측면 상에 설치된 채널 조정용 측벽과, 상기 반도체 기판 내의 상기 p형 게이트전극의 양측방에 위치하는 영역에 상기 p형 게이트전극으로의 p형 불순물 이온의 주입과 동시에 p형 불순물 이온을 주입하여 형성된 p형 소스중간드레인영역을 가지는 p채널형 mos트랜지스터더구비하고있는것을특징으로 하는mis형 반도체장치 [청구항 22] 제20항 또는 제21항에 있어서,상기n형 및 p형 게이트전극의 두께는 100~200㎚이며, 적어도 상기 n형 소스중간드레인영역의깊이인것을특징으로 하는mis형 반도체장치 [청구항 23] 제20항 또는 제21항에 있어서,상기n형 소스중간드레인영역에서의 인의 최대농도는 1×1020~1×1021㎝-3이며, 상기 n형 게이트전극에서의인의최대농도3이상인것을특징으로 하는mis형 반도체장치 [청구항 25] 제24항에 있어서,상기 반도체 기판의 상기n채널 트랜지스터와는 다른 부위에 형성된 p채널형 mis 트랜지스터를 더 구비하고, 상기 p채널형 mis 트랜지스터는, 상기 반도체 기판 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성되고, p형 불순물 이온이 도입된 게이트전극과, 상기 반도체 기판 내의 상기 게이트전극의 양측방에 위치하는 영역에 형성되고, p형 불순물 이온이 도입된 p형 소스중간드레인영역더구비하고있는것을특징으로 하는mis형 반도체장치 [청구항 26] 제24항에 있어서,상기 게이트전극의 양측면 상에 형성된 측벽과, 상기 소스중간드레인영역의 게이트전극측에 인접한 영역에 형성되고 저농도의 n형 불순물이 도입된 저농도 소스중간드레인영역더구비하고있는것을특징으로 하는mis형 반도체장치 [청구항 29] 제28항에 있어서,상기n형 소스중간드레인영역 내의 깊이 80㎚의 위치에서의 상기 비소 이온, 실리콘 이온 및 게르마늄 이온 중 적어도 어느 하나의 부순물 이온의 농도는 3×1016~3×1017㎝-3이며, 상기 n형 소스중간드레인영역 내의 깊이 80㎚의 위치에서의 상기 인이온의농도인것을특징으로 하는mis형 반도체장치