출력회로 document_id 1019960040797

[청구항 1] 제 1 전위를 전원전위로 하는 하나의 회로의 출력신호를 입력으로 하고, 이 하나의 회로의 출력신호에 따라 출력부에서 제 2 전위를 전원전위로 하는 다른 회로에 신호를 출력하는 출력회로에 있어서, 입력된 상기 하나의 회로의 출력신호를 기초로 하여 상기 제 1 전위와 접지전위의 전위차를 진폭으로 하는 제 1 및 제 2 제어신호를 생성하는 신호생성회로와, 상기 신호생성회로에 의하여 생성된 제 1 제어신호를 입력으로 하고, 이 제 1 제어신호의 진폭을 변환함으로써 풀업 제어신호를 생성하여 출력하는 전압변환회로와, 상기 전압변환회로에서 출력된 풀업 제어신호를 입력으로 하고, 이 풀업 제어신호의 지시에 따라 상기 출력부의 전위를 상기 제 2 전위로 끌어올릴 것인지의 여부를 제어하는 풀업회로와, 상기 신호생성회로에 의하여 생성된 제 2 제어신호를 풀다운 제어신호로서 입력하고, 이 풀다운 제어신호의 지시에 따라 상기 출력부의 전위를 접지전위로 끌어내릴 것인지의 여부를 제어하는 풀다운 회로를 포함하며, 상기 풀업회로는, 소스에 상기 제 2 전위가 인가되고, 게이트에 상기 풀업 제어신호가 입력되는 제 1의 p형 mos 트랜지스터와, 상기 제 1의 p형 mos 트랜지스터의 드레인에 소 스가 접속됨과 동시에, 드레인이 상기 출력부에 접속되고, 게이트에 제 3 전위가 인가되는 제 2의 p형 mos 트랜지스터를 구비하고, 상기 풀다운 회로는, 소스가 접지되고, 게이트에 상기 풀다운 제어신호가 입력되는 제 1의 n형 mos 트랜지스터와, 상기 제 1의 n형 mos 트랜지스터의 드레인에 소스가 접속되는 동시에, 드레인이 상기 출력부에 접속되고, 게이트에 상기 제 1 전위가 인가되는 제 2의 n형 mos 트랜지스터를 구비하며, 상기 전압변환회로는, 상기 출력부의 전위를 상기 제 2 전위로 끌어올리도록 상기 풀업회로에 지시하는 경우에는, 상기 풀업제어신호의 전위를 상기 제 2 전위로부터 상기 제 1의 p형 mos 트랜지스터의 임계치 전압을 뺀 전위 이하로 하는 동시에, 상기 제 2 전위로부터 상기 제 1의 p형 mos 트랜지스터의 게이트 산화막 내압에 상당하는 전압을 뺀 전위 이상의 전위로 하는 반면에, 상기 출력부의 전위를 상기 제 2 전위로 끌어올리도록 상기 풀업회로에 지시하지 않는 경우에는, 상기 풀업제어신호의 전위를 상기 제 2 전위로 하는 것을 특징으로 하는 출력회로 [청구항 2] 제 1 항에 있어서,상기제 1 및 제 2의 p형 mos 트랜지스터의 기판전위는, 상기 제 2 전위이며,상기 제 1 및 제 2의 n형 mos 트랜지스터의 기판전위는접지전위인것을특징으로 하는출력회로. [청구항 3] 제 1 항에 있어서,상기 전압변환회로는,소스에 상기 제 2 전위가 인가되는 제 3 및 제 4의 p형 mos 트랜지스터와,상기 제 3의 p형 mos 트랜지스터의 드레인에 소스가 접속되는 제 5의 p형 mos 트랜지스터와,상기 제 4의 p형 mos 트랜지스터의 드레인에 소스가 접속되는 제 6의 p형 mos 트랜지스터와,상기 제 6의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 3의 n형 mos 트랜지스터와,상기 제 3의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 소스가 접지되는 제 4의 n형 mos 트랜지스터와,상기 제 5의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 5의 n형 mos 트랜지스터와,상기 제 5의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 소스가 접지되는 제 6의 n형 mos 트랜지스터를 구비하며,상기 제 3의 p형 mos 트랜지스터의 게이트와 상기 제 4의 p형 mos 트랜지스터의 드레인이 접속됨과 동시에, 상기 제 4의 p형 mos 트랜지스터의 게이트와 상기 제 3의 p형 mos 트랜지스터의 드레인이 접속되고,상기 제 5 및 제 6의 p형 mos 트랜지스터의 게이트에 상기 제 3 전위가 인가됨과 동시에, 상기 제 3 및 제 5의 n형 mos 트랜지스터의 게이트에 상기 제 1 전위가 인가되고,상기 제 6의 n형 mos 트랜지스터의 게이트에 상기 신호생성회로에 의하여 생성된 제 1 제어신호가 입력됨과 동시에, 상기 제 4의 n형 mos 트랜지스터의 게이트에 반전신호 생성회로에 의해 생성된 제 1 제어신호의 반전신호가 입력되고,상기 제 4의 p형 mos 트랜지스터의 드레인과 상기 제 6의 p형 mos 트랜지스터의 소스가 접속된 노드에서상기풀업제어신호출력하는것을특징으로 하는출력회로. [청구항 4] 제 3 항에 있어서,상기제 3, 제 4, 제 5 및 제 6의 p형 mos 트랜지스터의 기판전위는 상기 제 2 전위이며,상기 제 3, 제 4, 제 5 및 제 6의 n형 mos 트랜지스터의 기판전위는접지전위인것을특징으로 하는출력회로. [청구항 5] 제 1 항에 있어서,상기 전압변환회로는,소스에 상기 제 2 전위가 인가되는 제 3 및 제 4의 p형 mos 트랜지스터와,상기 제 3의 p형 mos 트랜지스터의 드레인에 소스가 접속되는 제 5의 p형 mos 트랜지스터와,상기 제 4의 p형 mos 트랜지스터의 드레인에 소스가 접속되는 제 6의 p형 mos 트랜지스터와,상기 제 6의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 3의 n형 mos 트랜지스터와,상기 제 3의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 소스가 접지되는 제 4의 n형 mos 트랜지스터와,상기 제 5의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 5의 n형 mos 트랜지스터를 구비하며,상기 제 3의 p형 mos 트랜지스터의 게이트와 상기 제 4의 p형 mos 트랜지스터의 드레인이 접속됨과 동시에, 상기 제 4의 p형 mos 트랜지스터의 게이트와 상기 제 3의 p형 mos 트랜지스터의 드레인이 접속되고,상기 제 5 및 제 6의 p형 mos 트랜지스터의 게이트에 상기 제 3 전위가 인가됨과 동시에, 상기 제 3 및 제 5의 n형 mos 트랜지스터의 게이트에 상기 제 1 전위가 인가되고,상기 제 4의 n형 mos 트랜지스터의 게이트 및 상기 제 5의 n형 mos 트랜지스터의 소스에 상기 신호생성회로에 의하여 생성된 제 1 제어신호의 반전신호가 입력되고,상기 제 4의 p형 mos 트랜지스터의 드레인과 상기 제 6의 p형 mos 트랜지스터의 소스가 접속되는 노드에서상기풀업제어신호출력되는것을특징으로 하는출력회로. [청구항 6] 제 5 항에 있어서,상기제 3, 제 4, 제 5 및 제 6의 p형 mos 트랜지스터의 기판전위는 상기 제 2 전위이며,상기 제 3, 제 4 및 제 5의 n형 mos 트랜지스터의 기판전위는접지전위인것을특징으로 하는출력회로. [청구항 10] 제 9 항에 있어서,상기 소정의 전위는 상기 제 1 전위 이하인 동시에, 상기 제 2 전위로부터 상기 제 1의 p형 mos 트랜지스터의 게이트 산화막 내압에 상당하는 전압을 뺀전위이상인것을특징으로 하는출력회로. [청구항 11] 제 9 항에 있어서,상기 전위차 검출회로는,소스에 상기 제 2 전위가 인가되고 게이트에 상기 제 1 전위가 인가되는 제 7의 p형 mos 트랜지스터와,소스에 상기 제 1 전위가 인가되는 제 8의 p형 mos 트랜지스터와,상기 제 7의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 7의 n형 mos 트랜지스터와,상기 제 7의 n형 mos 트랜지스터의 소스에 드레인이 접속되고 소스가 접지되는 제 8의 n형 mos 트랜지스터와,상기 제 8의 p형 mos 트랜지스터의 드레인에 드레인이 접속되고 소스가 접지되는 제 9의 n형 mos 트랜지스터와,드레인에 상기 제 1 전위가 인가됨과 동시에, 게이트에 상기 제 2 전위가 인가되며, 소스가 상기 제 8의 p형 mos 트랜지스터의 게이트에 접속되는 제 10의 n형 mos 트랜지스터를 구비하고,상기 제 8의 n형 mos 트랜지스터의 게이트와 상기 제 9의 n형 mos 트랜지스터의 드레인이 접속됨과 동시에, 상기 제 9의 n형 mos 트랜지스터의 게이트와 상기 제 8의 n형 mos 트랜지스터의 드레인이 접속되며,상기 제 8의 p형 mos 트랜지스터의 드레인과 상기 제 9의 n형 mos 트랜지스터의 드레인이 접속되는 노드에서상기전위차검출신호출력하는것을특징으로 하는출력회로. [청구항 12] 제 11 항에 있어서,상기제 7 및 제 8의 p형 mos 트랜지스터 기판전위는 상기 제 2 전위이며,상기 제 7, 제 8, 제 9 및 제 10의 n형 mos 트랜지스터의 기판전위는접지전위인것을특징으로 하는출력회로. [청구항 13] 제 1 항에 있어서,상기 제 1 전위와 상기 제 2 전위의 전위차를 검출하고, 상기 제 2 전위가 상기 제 1 전위보다 큰 지의 여부를 나타내는 전위차 검출신호를 출력하는 전위차 검출회로와,상기 전위차 검출회로에서 출력된 전위차 검출신호를 입력으로 하여, 이 전위차 검출신호가 상기 제 2 전위가 상기 제 1 전위보다도 큰 것을 나타낼 때는 상기 전압변환회로의 동작속도를 촉진하는 반면에, 상기 전위차 검출신호가 상기 제 2 전위가 상기 제 1 전위 이하인 것을 나타낼 때는 상기 전압변환회로의 동작속도를 촉진하지 않는전압변환촉진회로구비하는것을특징으로 하는출력회로. [청구항 14] 제 13 항에 있어서,상기 전압변환회로는,소스에 상기 제 2 전위가 인가되는 제 3 및 제 4의 p형 mos 트랜지스터와,상기 제 3의 p형 mos 트랜지스터의 드레인에 소스가 접속되는 제 5의 p형 mos 트랜지스터와,상기 제 4의 p형 mos 트랜지스터의 드레인에 소스가 접속되는 제 6의 p형 mos 트랜지스터와,상기 제 6의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 3의 n형 mos 트랜지스터와,상기 제 3의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 소스가 접지되는 제 4의 n형 mos 트랜지스터와,상기 제 5의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 5의 n형 mos 트랜지스터와,상기 제 5의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 소스가 접지되는 제 6의 n형 mos 트랜지스터를 구비하며,상기 제 3의 p형 mos 트랜지스터의 게이트와 상기 제 4의 p형 mos 트랜지스터의 드레인이 접속됨과 동시에, 상기 제 4의 p형 mos 트랜지스터의 게이트와 상기 제 3의 p형 mos 트랜지스터의 드레인이 접속되고, 상기 제 5 및 제 6의 p형 mos 트랜지스터의 게이트에 상기 제 3 전위가 인가됨과 동시에, 상기 제 3 및 제 5의 n형 mos 트랜지스터의 게이트에 상기 제 1 전위가 인가되며, 상기 제 6의 n형 mos 트랜지스터의 게이트에 상기 신호생성회로에 의하여 생성된 제 1 제어신호가 입력됨과 동시에, 상기 제 5의 n형 mos 트랜지스터의 게이트에 상기 제 1 제어신호의 반전신호가 입력되고, 상기 제 4의 p형 mos 트랜지스터의 드레인과 상기 제 6의 p형 mos 트랜지스터의 소스가 접속되는 노드에서 상기 풀업 제어신호를 출력하며,상기 전압변환 촉진회로는,상기 제 3의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 11의 n형 mos 트랜지스터와,상기 제 11의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 상기 제 6의 n형 mos 트랜지스터의 드레인에 소스가 접속되는 제 12의 n형 mos 트랜지스터와,상기 제 4의 p형 mos 트랜지스터의 드레인에 드레인이 접속되는 제 13의 n형 mos 트랜지스터와,상기 제 13의 n형 mos 트랜지스터의 소스에 드레인이 접속되며, 상기 제 4의 n형 mos 트랜지스터의 드레인에 소스가 접속되는 제 14의 n형 mos 트랜지스터를 구비하고,상기 제 11 및 제 13의 n형 mos 트랜지스터의 게이트에 상기 제 1 전위가 인가되고, 상기 제 12 및 제 14의 n형 mos 트랜지스터의 게이트에 상기 전위차 검출신호가 입력되며,상기 전위차 검출회로는 상기 제 2 전위가 상기 제 1 전위보다도 클 때는 상기 제 1 전위를 상기 전위차 검출신호로서 출력하는 반면에, 상기 제 2 전위가 상기 제 1 전위 이하일 때는접지전위를상기전위차검출신호출력하는것을특징으로 하는출력회로. [청구항 15] 제 14 항에 있어서,상기제 12의 n형 mos 트랜지스터의 소스에는, 상기 제 6의 n형 mos 트랜지스터의 드레인이 접속되는대신상기제1제어신호의반전신호입력되는것을특징으로 하는출력회로. [청구항 16] 제 15 항에 있어서,상기제 14의 n형 mos 트랜지스터의 소스에는, 상기 제 4의 n형 mos 트랜지스터의 드레인이 접속되는대신상기제1제어신호입력되는것을특징으로 하는출력회로.