정적 램을 이용한 길쌈 인터리버/디인터리버 및정적 램의 주소 생성 방법 document_id 1019960043229

[청구항 1] 데이터 스트림을 인터리빙 간격 b로 재배열하여 전송하고, 이를 수신하여 원래 데이터 스트림의 순서대로 복원하는 (b, m)길쌈 인터리버/디인터리버 에 있어서, 입력 데이터를 바이트 단위로 래치하여 데이터버스로 출력하는 입력 수단(21) 클럭의 앞 반주기동안에는 쓰기 주소(wa)를 발생하고, 뒤 반주기동안에는 읽기 주소(ra)를 발생하는 주소 생성 수단(22) 클럭의 앞 반주기동안에는 상기 쓰기 주소(wa)에 따라 상기 데이터 버스의 데이터를 저장함과 동시에, 클럭의 뒤 반주기동안에는 상기 읽기 주소(ra)에 따라 저장된 데이터를 상기 데이터버스로 출력하는 정적 램(23) 상기 정적 램(23)으로부터 출력된 데이터(s(k,i)) 를 바이트 단위로 래치하여 출력하는 출력 수단(24) 패킷 동기 신호(packet_sync)와, 바이트 클럭 신호(byte_clock)에 따라 입력수단 인에이블 신호(in_ena)와, 정적 램 읽기신호(read), 정적 램 쓰기신호(write) 및, 출력수단 래치신호(out_ena) 등의 제어 신호를 발생하는 제어수단(25)을 포함하여 구성되는 것을 특징으로 하는 정적 램을 이용한 길쌈 인터리버/디인터리버 [청구항 2] 제 1 항에 있어서,상기 제어수단(25)은 클럭 신호(byte_clock)를 반전시켜서 입력수단 인에이블 신호(in_ena)로 발생하여 상기 입력 수단(21)에 제공하는 것을 특징으로 하는 정적 램이용한길쌈 인터리버/디인터리버. [청구항 3] 제 1 항에 있어서,상기 제어수단(25)은 클럭 신호(byte_clock)를 반전시켜서 입력수단 인에이블 신호(in_ena)를 발생하여 상기 입력 수단(21)에 제공하는 것을 특징으로 하는 정적 램이용한길쌈 인터리버/디인터리버. [청구항 4] 제 1 항에 있어서,상기 제어부(29)는 클럭 신호(byte_clock)를 반전시켜서 정적 램 쓰기 신호(wt)를 발생하여 상기 정적 램(25)으로 제공하는 것을 특징으로 하는 정적 램을 이용한길쌈인터리버/디인터리버. [청구항 5] 제 1 항에 있어서,상기 제어부(29)는 클럭 신호(byte_clock)를 정적 램의 읽기 신호(rd)로 발생하여 상기 정적 램(25)으로 제공하는 것을 특징으로 하는 정적 램을 이용한길쌈인터리버/디인터리버. [청구항 6] 제 1 항에 있어서,상기 제어부(29)는 클럭 신호(byte_clock)를 출력수단 인에이블 신호(out_ena)로 발생하여 상기 출력 수단(24)으로 제공하는 것을 특징으로 하는 정적 램을 이용한길쌈인터리버/디인터리버.