프로그래머블 메모리 어레이와 프로그래머블 어드레스 디코더와 프로그래머블 상호접속회로 document_id 1019960046031

[청구항 3] 제2항에 있어서,상기 메모리 셀에 저장되는 교번적인 데이타(alternate data)를 운반하는 제3비트 라인(a third bit line)과, 교번적인 기록 인에이블 신호(an alternative write enalbe singal)를 전파하는 제2워드 라인(a second word line), 및 상기 제3비트 라인 및 상기 메모리 셀 사이에 배치되어, 상기 교번적인 기록 인에이블 신호에 인해 인에이블되는 경우 상기 메모리 셀에 상기 교번적인 데이타를 전파하도록 상기 제3비트 라인 및 상기 부가적인 데이타 라인을 선택적으로 접속하는 제3선택적 접속기(a third selective coupler)를 더 포함하는 프로그램가능한메모리 회로. [청구항 5] 제4항에 있어서,상기 다수의 워드 라인중 리세트 워드 라인(a reset word line)은 리세트 인에이블 신호(a reset enable signal)를 그의 연관된 인에이블 신호로서 전파하고, 상기 다수의 비트 라인중 리세트 비트 라인(a reset bit line)은 리세트 레벨(a reset level)을 전파하는 고정 전압원(a fixed voltage source)에 접속되며, 상기 다수의 선택적 접속기중 제1선택적 접속기는 상기 리세트 비트 라인 및 상기 모리 셀 사이에 배치되어, 상기 리세트 워드 라인의 리세트 인에이블 신호에 의해 인에이블되는 경우 상기 메모리 셀에 그의 리세트 레벨을 저장하도록 상기 리세트 비트 라인에 상기 메모리 셀을 선택적으로 접속하는 프로그램가능한메모리 회로. [청구항 6] 제4항에 있어서,상기 메모리 셀은 필드 프로그래머블 게이트 어레이(a fiedl programmable gate array: fpga)와 연관된 메모리 어레이(a memory array)의 일부이되, 상대 머신(a state machine)은 상기 메모리 어레이에 fpga 액세스를 제공하고, 상기 다수의 워드 라인중 프로그램 워드 라인(a program word line)은 상기 상태 머신에 의해 실행된 바와 같은 프로그램 인에이블 신호(a program enable siganl)를 전파하며, 상기 다수의 비트 라인중 프로그램 비트 라인(a program bit line)은 상기 상태 머신으로부터 프로그램 데이타를 전파하고, 상기 다수의 선택적 접속기중 제1선택적 접속기는 상기 메모리 셀 및 상기 프로그램 비트라인 사이에 배치되어, 상기 프로그램 워드 라인의 프로그램 인에이블 신호에 의해 인에이블되는 경우 상기 상태 머신으로부터의 프로그램 데이타를 상기 메모리 셀에 저장하도록 상기 프로그램 비트 라인에 상기 셀을 선택적으로 접속하는 프로그램가능한메모리 회로. [청구항 7] 제6항에 있어서,상기 다수의 워드 라인중 부 워드 라인(a secondary word line)은 부 인에이블 신호(a secosecondary enable siganl)를 전파하고, 상기 다수의 비트 라인중 부 비트라인(a secondary bit line)은 부 소스(a secondary source)의 부 데이타를 전파하며, 상기 다수의 선택적 접속기중 제2선택적 접속기는 상기 메모리 셀 및 상기 부 비트 라인 사이에 배치되어, 사익 부 워드 라인의 부 인에이블 신호에 의해 인에이블되는 경우 상기 메모리 셀에 부 데이타(secondary date)를 저장하도록 상기 부비트 라인에 상기 메모리 셀을 선택적으로 접속하는 프로그램가능한메모리 회로. [청구항 9] 제8항에 있어서,상기 메모리 어레이를 어드레싱하는 n비트 어드레스 입력(n-bit address input)과, 상기 n비트 어드레스 입력의 특정 어드레스(a specific address)를 디코딩하는 때에 상기 연관된 인에이블 신호를 제공하는 어드레스 디코더 회로(an address decoder circuit)를 더 포함하는 프로그램가능한메모리 회로. [청구항 11] 제10항에 있어서,상기 제1메모리 셀로부터 상기 제2메모리 셀로 데이타를 순차적으로 전송하도록 상기 제1클럭을 제1위상 푸시 클럭(a first phase phase push clock)으로서 그리고 상기 제2클럭을 제2위상 푸시 클럭(a second phase push clock)으로서 제공하는 수단을 더 포함하는 프로그램가능한메모리 회로. [청구항 12] 제11항에 있어서,상기 전송 셀은 상기 전송 셀에 저장된 상기 중간 데이타가 상기 입력시에 수신된 데이타에 따라 갱신되는 데이타를 수신하는 입력과, 상기 전송 셀에 저장된 중간 데이타에 따라 데이타를 전송하는 출력을 갖고, 상기 제1 및 제2메모리 셀의 각각은 상기 메모리 셀에 저장된 상기 데이타가 상기 입력시에 수신된 데이타에 따라 갱신되는 데이타를 수신하는 입력과, 상기 메모리 셀에 저장된 데이타에 따라 데이타를 전송하는 출력을 가지며, 상기 제1선택적 접속기는 상기 제1메모리 셀의 출력 및 상기 전송 셀의 입력 사이에 배치되고, 상기 제2선택적 접속기는 상기 전송 셀의 출력 및 상기 제2메모리 셀의 입력 사이에 배치되는 프로그램가능한메모리 회로. [청구항 13] 제12항에 있어서,제1위상 팝 클럭(a first phase pop clock)마다 인에이블되어 상기 전송 셀의 입력에 상기 부 메모리 셀의 출력을 선택적으로 접속하여, 상기 제2메모리 셀로부터 상기 전송 셀로의 데이타 전송을 인에이블시키는 제3선택적 접속기와, 제2위상 팝 클럭(a second phase phase pop clock)마다 인에이블되어 상기 제1메모리 셀의 입력에 상기 전송 셀의 출력을 선택적으로 접속하여, 상기 전송 셀로부터 상기 제1메모리 셀로의 데이타 전송을 인에이블시키는 제4선택적 접속기(a fourth selective coupler) 및 상기 부 메모리 셀의 데이타를 상기 제1메모리 셀에 전송하도록 상기 제1위상 팝 클럭 및 상기 제2위상 팝 클럭을 순차적으로 제공하는 수단을 더 포함하는 프로그램가능한메모리 회로. [청구항 18] 제17항에 있어서,각각의 이산적 접속기는, 중간 데이타(intermediate data)를 저장하는 전송 셀로서, 데이타를 수신하여 상기 전송 셀에 저장된 상기 중간 데이타를 갱신하는 입력과, 상기 전송 셀에 저장된 상기 중간 데이타에 대응하는 데이타를 전송하는 출력을 갖는 상기 전송 셀과, 상기 제각기 인접한 메모리 셀중 하나 및 상기 전송 셀의 입력 사이에 배치된 제1선택적 접속기로서, 상기 전송 셀의 입력에 제각기 인접한 메모리 셀중 상기 하나의 데이타를 전파하도록 선택적으로 인에이블시키는 제1위상 팝1/푸시 클럭 신호(a first phase pop/push clock signal)를 수신하는 상기 제1 선택적 접속기, 상기 전송 셀의 출력으로부터의 데이타를제각기 인접한 메모리 셀중 상기 다른 하나에 전파하도록 선택적으로 인에이블시키는 제2위상 팝/푸시 클럭신호 (a second phase pop/push clock signal)를 수신하는 상기 제2선택적 접속기포함하는메모리 어레이. [청구항 19] 제18항에 있어서,각각의 이산적 접속기는, 상기 제각기 인접한 메모리 셀중 다른 하나 및 상기 전송 셀의 입력 사이에 배치된 제3선택적 접속기로서, 상기 전송 셀의 입력에 상기 제각기 인접한 메모리 셀중 다른 하나로부터의 데이타를 전파하도록 선택적으로 인에이블시키는 제1위상 팝/푸시 클럭 신호를 수신하는 상기 제3선택적 접속기 및 상기 제각기 인접한 메모리 셀중 하난 및 상기 전송 셀의 출력 사이에 배치된 제4선택적 접속기로서, 상기 제각기 인접한 메모리 셀중 상기 하나에 상기 전송 셀의 출력으로부터의 데이타를 전파하도록 선택적으로 인에이블시키는 제2위상 팝/푸시 클럭 신호를 수신하는 상기 제4선택적 접속기포함하는메모리 어레이. [청구항 20] 제17항에 있어서,다수의 롤오버 접속기(a plurality of roll-over couplers)를 더 포함하며, 상기 다수의 롤오버 접속기의 각각의 롤오버 접속기는 상기 다수의 메모리 셀의 주어진 열과 연관되고, 각각의 롤오버 접속기는 롤오버 모드 인에이블 신호(a roll-over mode cnable signal)에 따라 주어진 열의 상부 메모리 셀(a top memory cell) 및 주어진 열의 하부 메모리 셀(a bottom memory cell) 사이에 선택적으로 배치되며, 상기 각각의 롤오버 접속기는 상기 롤오버 모드 인에이블 신호마다 인에이블 되는 경우 상기 푸시/팝 제어 신호에 따라 주어진 열내의 데이타를 상기 상부 및 하부 메모리 셀중 하나로부터 다른 하나로 선택적으로 쉬프팅하도록 동작가능한메모리 어레이. [청구항 22] 제21항에 있어서,상기 프로그래머블 액세스 유닛은, 상기 메로리 어레이의 기록 동작을 카운팅(counting)하고 상기 모드 선택 신호마다 인에이블되는 이러한 기록 동작 동안 상기 어드레스 디코더에 그의 카운터(a count)에 따른 상기 입력 어드레스를 제공하는 제1어드레스 카운터포함하는메모리 어레이. [청구항 23] 제22항에 있어서,상기 프로그래머블 액세스 유닛은, 상기 모드 선택 신호마다 인에이블되는 경우 상기 제1어드레스 카운터의 카운트, 및 상기 제1어드레스 카운터에 의한 상기 기록 동작의 상기 카운팅마다 어드레스 된 바와 같은 상기 메모리 어레이에 기록 동작의 시퀸스를 제어하도록 상기 제1어드레스 카운터와 함께 동작가능한 제1클럭 제어 유닛더 포함하는메모리 어레이. [청구항 24] 제23항에 있어서,상기 제1어드레스 카운터는 상기 메모리 어레이의 각 판독 동작과 함께 그의 카운트를 감분시키는 상기 모드 선택 신호마다 인에이블되는 이러한 판독 동작 상기 제1어드레스 카운터의 상기 카운트에 따라 상기 어드레스 디코더에 입력 어드레스를 제공하도록 또한 동작가능하고, 상기 제1클럭 제어유닛은 상기 제1어드레스 카운터의 카운트 및 상기 제1어드레스 카운터의 상기 감분마다 어드레스 된 바와 같은 상기 메모리 어레이의 판독 동작의 시퀸스를 제어하도록 상기 모드 선택 신호마다 인에이블되는 경우 상기 제1어드레스 카운터와 함께 또한 동작가능하되, 상기 제1어드레스 카운터 및 상기 제1클럭 제어 유닛은 상기 모드 선택 신호마다 인에이블되는 경우 상기 메모리 어레이에 후입선출방식 기능전하는메모리 어레이. [청구항 25] 제23항에 있어서,상기 프로그래머블 액세스 유닛은, 상기 모드 선택 신호마다 인에이블되는 이러한 판독 동작 동안 상기 메모리 어레이의 판독 동작을 카운팅하고 제2어드레스 카운터의 카운트 값에 따라 상기 어드레스 디코더에 상기 입력 어드레스를 제옥하는 상기 제2어드레스 카운터와, 상기 제2어드레스 카운터의 카운트, 및 상기 제2어드레스 카운터에 의한 상기 판독 동작의 카운팅마다 어드레스된 바와 같은 상기 메모리 어레이의 판독 동작의 시퀸스를 제공하도록 상기 모드 선택 신호마다 인에이블되는 경우 상기 제2어드레스 카운터와 함께 동작가능한 제2클럭 제어 유닛을 더 포함하되, 상기 제1 및 제2어드레스 카운터 그리고 상기 제1 및 제2클럭 제어 유닛은 상기 모드 선택 신호마다 인에이블되는경우 상기 메모리 어레이에 후입선출방식 기능을 전하느 메모리 어레이. [청구항 26] 제25항에 있어서,상기제1 및 제2어드레스 카운터의 각각은 상기 모드 선택 신호마다 인에이블되는 경우 제각기 판독 및 기록 동작 동안 상기 제1 및 제2어드레스 카운터의 연관된 카운트 값을 상기 어드레스 디코더의 어드레스 입력에 선택적으로 인가하도록 프로그램가능한 선택적 접속기포함하는메모리 어레이. [청구항 27] 제26항에 있어서,상기 프로그래머블 액세스 유닛은, 상기 제1 및 제2어드레스 카운터중 적어도 하나의 카운트 값이 사전결정된 적어도 하나의 경계 값(a predetermined at least one boundary value)에 정합하는 때를 결정하는 어드레스 비교 유닛더 포함하는메모리 어레이. [청구항 28] 제26항에 있어서,상기 프로그래머블 액세스 유닛은, 상기 제1 및 제2어드레스 카운터의 카운트 값이 서로 대응하는 때를 결정하는 어드레스 비교 유닛더 포함하는메모리 어레이. [청구항 29] 제26항에 있어서,상기 프로그래머블 액세스 유닛은, 제각기 경계 값을 제공하는 제1 및 제2경계 어드레스레지스터(fisrt and second bound address registers)와, 상기 제1어드레스 카운터의 상기 카운트 값, 상기 제2어드레스 가운데의 상기 가운데 값, 상기 제1경계 어드레스 레지스터의 경계 값, 및 상기 제2경계 어드레스레지스터의 경계 값으로 구성되는 그룹으로부터 두 값을 선택하여 비교하도록 프로그램가능하고, 상기 두 선택 된 값이 서로 대응하는 때를 결정하는 어드레스 비교 유닛더 포함하는메모리 어레이. [청구항 30] 제24항에 있어서,상기 제1어드레스 카운터는 상기 모드 선택 신호마다 인에이블되는 경우 기록 및 판독 동작 동안 제1어드레스 카운터의 카운트 값을 상기 어드레스의 어드레스 입력에 선택적으로 인가하도록 프로그램가능한 선택적 접속기포함하는메모리 어레이. [청구항 31] 제30항에 있어서,상기 프로그래머블 액세스 유닛은, 상기 제1어드레스 카운터의 카운트 값이 사전결정 된 경계 값에 정합하는 때를 결정하는 어드레스 비교 유닛더 포함하는메모리 어레이. [청구항 32] 제30항에 있어서,사익 프로그래머블 액세스 유닛은, 제각기 경계 값을 제공하는 제1 및 제2경계 어드레스 레지스터와, 상기 제1어드레스 카운터의 상기 카운트 값, 상기 제1경계 어드레스 레지스터의 경계 값, 및 상기 제2경계 어스레스 레지스터의 경계 값으로 구성되는 그룹으로부터 두 값을 선택하여 비교하도록 프로그램 가능하고, 상기 두 선택된 값이 서로 대응하는 때를 결정하는 어드레스 비교 유닛더 포함하는메모리 어레이. [청구항 33] 제23항에 있어서,상기 제1클럭 제어 유닛은, 제각기 클럭 신호를 수신하는 다수의 클럭 입력(a plurality fo clock inputs)과, 상기 다수의 클럭 입력중 하나로부터 제1선택 클럭 신호를 선택적으로 전파하도록 프로그램가능한 제1선택적 접속기와, 상기 다수의 클럭 입력중 하나로부터 제2선택 클럭 신호를 선택적으로 전파하도록 프로그램가능한 제2선택적 접속기, 및 상기 제1 및 제2선택 클럭 신호중 하나를 채용하여 제1어드레스 카운터의 중분(an increment)을 실행하도록 상기 제1어드레스 카운터에 중분 클럭(an increment clock)을 제공하고 상기 메모리 어레이의 기록 동작을 실행하도록 상기 어드레스 디코더를 통해 상기 메모리 어레이에 기록 클럭(a write clock)을 제공하며, 프로그래머블 클럭 시퀸서(a programmable clock sequencer)는 상기 기록 클럭의 공급 및 상기 중분 클럭의 공급 사이의 사전결정된 지연제공하는메모리 어레이. [청구항 34] 제21항에 있어서,버스(an i/o bus)를 갖는 프로그래머블 게이트 어레이, 다수의 프로그래머블 로직 소자(a plurality of logic elements), 상기 다수의 프로그래머블 로직 소자 및 상기 i/o 버스를 선택적으로 상호접속하는 프로그램가능한 배선(programmable interconnect), 상기 프로그래머블 게이트 어레이의 프로그램가능한 자원과 연관된 설정 메모리(configuration memory), 설정 데이타를 설정 메모리에 로딩(loading) 하는 데이타 버스(a data bus), 및 연관된 어드레서 버스와 데이타 버스를 통해 상기 설정 메모리에 대해 액세스를 제어하는 설정 로직(configuration iogic)과 합체되며, 상기 메모리 어레이는, 상기 메모리 어레이의 상기 어드레스 디코더에 프로그래머블 게이트 어레이의 상기 어드레스 버스를 선택적으로 접속하여, 상기 어드레스 디코더가 상기 어드레스 버스를 통해 입력 어드레스를 수신할 수도 있는 프로그램가능한 멀티플펙싱 수단더 포함하는메모리 어레이. [청구항 35] 제34항에 있어서,상기 메모리 어레이의 메모리 셀의 열과 연관된 상기 비트 라인에 프로그래머블 게이트 어레이의 설정 메모리와 연관도니 데이타 버스를 선택적으로 접속하는 프로그램가능한 수단더 포함하는메모리 어레이. [청구항 36] 제35항에 있어서,프로그래머블 게이트 어레이의 i/o 버스에 상기 메모리 어레이의 메모리 셀의 열과 연관된 상기 비트 라인을 선택적으로 접속하는 프로그램가능한 수단더 포함하는메모리 어레이. [청구항 37] 제36항에 있어서,상기 어드레스 버스 또는 상기i/o 버스중 하나에 기록 클럭을 선택적으로 전파하도록 프로그램가능한 선택적 접속기를 갖는 제1클럭 유닛포함하는메모리 어레이. [청구항 38] 제21항에 있어서,상기 프로그래머를 액세스 유닛은, 어드레스 비교 유닛에 제공된 판독 또는 기록 어드레스의 부분을 비교하도록 프로그램가능한 상기 어드레스 비교 유닛으로서, 그 부분의 크기는 설정 데이타에 의해 결정되는 상기 어드레스 비교 유닛더 포함하는메모리 어레이. [청구항 40] 제39항에 있어서,상기 프로그래밍 비트 라인 구조는, 다수의 반전역적 비트 라인(a plurality of semi-global bit lines)의 각각의 반전역적 비트 라인은 상기 열의 메모리 셀의 각 세그먼트와 연관되고, 각 세그먼트는 다수의 메모리 셀로 된 상기 서브어레이 그룹(a plurality of said sub-array groups of memory cells)을 포함하는 상기 다수의 반전역적 비트 라인과, 상기 다수의 번전역적 비트 라인중 인접한 반적역적 비트 라인들간에 신호를 선택적으로 전파하도록 프로그래밍가능한 반전역적 선택적 접속기(a semi-global selective coupler)와, 메모리 셀로 된 주어진 서브어레이 그룹의 각각의 국부적 비트 라인 및 상기 주어진 서브어레이 그룹을 포함하는 세그멈트의 연관된 번전역적 비트 라인사이의 제1계층 선택적 스위치(a first hierarchical selective swich)로서, 각각의 제1계층 선택적 스위치는 상기 연관된 국부적 비트 라인 및 제각기 반전역적 비트 라인 사이의 신호를 선택적으로 전파하도록 프로그램가능한 상기 제1계층 선택적 스위치더 포함하는프로그래머블 메모리 어레이. [청구항 41] 제40항에 있어서,상기 프로그램가능한 비트 라인 구조는 상기 셀의 열과 연관된 전역적 비트라인(a global bit line)을 더 포함하되, 각각의 제1계층 스위치는 상기 연관된 국부적 비트 라인 및 상기 제각기 반전역적 비트 라인과 상기 전역적 비트 라인중 하나 사이의 신호를 선택적으로 전파하도록 또한 프로그램가능한프로그래머블 메모리 어레이. [청구항 42] 제41항에 있어서,전역적 비트 라인과 연관도니 바와 같이, 메모리 셀로 된 각각의 서브 어레이 그룹의 각 메로리 셀은 연관도니 내부 서브어레이 비트 라인(an associated internal sub-array bit line)을 통해 데이타를 액세스하고, 상기 프로그램가능한 비트 라인 구조는 각각의 내부 서브어레이 비트 라인에 대해 선택적 접속기를 더 포함하고, 상기 선택적 접속기는 상기 각각의 내부 서브어레이 비트 라인 및 상기 연관된 국부적 비트 라인, 상기 연관된 반전역적 비트 라인 및 상기 전역적 비트 라인을 포함하는 그룹중 하나의 비트 라인 사이의 신호를 선택적으로 전파하도록 프로그램가능한프로그래머블 메모리 어레이. [청구항 43] 제42항에 있어서,부i/o 버스(a secondary i/o bus)와, 상기 프로그램가능한 비트 라인 구조는 상기 메모리 셀로 된 서브어레이 그룹의 각 경계와 연관된 제2계층 선택적 접속기(a second hierarchal seletive coupler)를 더 포함하고, 각각의 제2계층 선택적 접속기는 부 i/o 버스 및 상기 경계에 인접한 국부적 비트 라인, 상기 경계와 연관된 상기 반전역적 비트 라인, 및 상기 전역적 비트 라인을 포함하는 그룹으로부터의 한 선택 비트 라인 사이의 신호를 선택적으로 전파하도록 프로그램가능한프로그래머블 메모리 어레이. [청구항 44] 제42항에 있어서,상기 프로그램가능한 비트 라인 구조는 상기 프로그래머블 메모리 어레이의 판독 비트 라인 구조(a read bit line structure)이고, 각각의 제1계층 선택적 스위치는 원-오브-엔 선택적 드라이버(a one-of-n selective driver)를 포함하며, 각각의 내부 서브어레이 비트 라인에 대한 상기 선택적 접속기는 양방향 접속기포함하는프로그래머블 메모리 어레이. [청구항 45] 제44항에 있어서,원-오브-엔 선택적 드라이버는 메모리 셀의 대응하는 서브어레이 그룹과 연관된상기 원-오브-엔 선택적 드라이버를 선택적으로 인에이블시키도록 상위 어드레스 인에이블 신호(a high address enable signal)를 수신하는 3상 인에이블 입력포함하는프로그래머블 메모리 어레이. [청구항 46] 제42항에 있어서,상기 프로그래머블 메모리 어레이로 된 제각기 판독 비트 라인 구조 및 기록 비트 라인 구조(a write bit line structure)로서, 상기 프로그램가능한 비트 라인 구조중 둘을 채용하되, 상기 판독 비트 라인 구조의 각각의 제1계층 선택적 스위치는 멀티플렉서(a multplexer)를 포함하고, 상기 판독 비트 라인 구조의 각각의 내부 서브어레이 비트 라인에 대한 상기 선택적 접속기는 원-오브-엔 선택적 드라이버를 포함하며, 상기 기록 프로그램가능한 비트 라인 구조의 각각의 제1계층 선택적 스위치는 원-오브-엔 선택적 드라이버를 포함하고, 상기 기록 프로그램가능한 비트 라인 구조의 각각의 내부 서브어레이 비트 라인에 대한 상기 선택적 접속기는 멀티플렉서포함하는프로그래머블 메모리 어레이. [청구항 48] 제47항에 있어서,상기 제1선택적 접속기는 멀티플렉서를 포함하고 상기 제2선택적 접속기는 원-오브-엔 드라이버를 포함하는 프로그램가능한상호접속 회로. [청구항 49] 제47항에 있어서,상기 제1선택적 접속기의 출력 및 제2선택적 접속기의 입력 사이의 선택 신호를 전파하도록 전기적으로 배치되어, 상기 선택 신호의 극성을 선택적으로 반전시키도록 프로그램가능한, 프로그램가능한 극성 회로(a programmable polarity circuit)를 더 포함하는 프로그램가능한상호접속 회로. [청구항 50] 제49항에 있어서,상기 프로그램가능한 극성 회로는, 제1 및 제2입력, 및 상기 제2선택적 접속기의 상기 입력에 접속된 출력을 갖고, 그의 출력에 상기 제1 및 제2입력중 하나를 선택적으로 접속하도록 프로그램가능하며, 상기 제1입력은 상기 제1선택적 접속기의 출력에 접속되는 제3선택적 접속기와, 상기 제1선택적 접속기의 출력 및 상기 제3선택적 접속기의 제2입력 사이에 전기적으로 접속된 인버터(an inverter)를 포함하는 프로그램가능한상호접속 회로. [청구항 51] 제47항에 있어서,상기 프로그래머를 메모리 어레이로부터 검색된 바와 같이 데이타를 전파하는 상기 프로그램가능한 상호접속 회로를 채용하는 프로그래머블 메모리 어레이의 프로그램가능한 판독 포트(a programmable read port)로서, 상기 프로그램가능한 판독 포트는, 상기 제1선택적 접속기의 출력 및 상기 제2선택적 접속기의 입력 사이에 배치된 선택적 래칭 회로(a selective latching circuit)로서, 상기 선택적 래칭 회로는 상기 제1선택적 접속기의 출력으로부터 래치된 바와 같은 데이타에 관련된 상기 제2선택적 접속기의 입력에 데이타를 선택적으로 전파하기나, 또는 대안적으로 상기 제1선택적 접속기의 출력 데이타에 직접 관련된 상기 제2선택적 접속기의 입력에 데이타를 전파하도록 프로그램가능하고, 상기 선택적 래칭 회로의 선택은 제3선택 신호(a third select signal)마다 결정되는 프로그램가능한판독 포트. [청구항 52] 제51항에 있어서,상기 선택적 래칭 회로는, 상기 제2선택적 접속기의 입력에 접속된 출력과 적어도 제1 및 제2입력을 갖는 제3선택적 접속기로서, 상기 입력중 하나는, 상기 제3선택 신호에 따라 그들간의 신호를 전파하도록 상기 출력에 선택적으로 접속되는 상기 제3선택적 접속기와, 상기 제1선택적 래치의 출력에 접속된 데이타 입력, 래치된 데이타에 대응하는 데이타를 전송하는 상기 제3선택적 접속기의 상기 제1입력에 접속된 출력을 갖는 플립플롭(a flip-flop)으로서, 래칭 클럭 신호(a latching clock signal)와 동거적인 상기 데이타 입력시에 래치 데이타로서 데이타를 포착(capturing)하는 상기 플립플롭을 포함하되, 상기 선택적 접속기의 제4입력은 상기 제1선택적 접속기의 출력에 직접 접속되는 프로그램가능한판독 포트. [청구항 53] 제52항에 있어서,상기 제1선택적 접속기의 출력 및 상기 제3선택적 접속기의 제3입력(a third input)사이에 직렬로 접속된 인버터를 더 포함하는 프로그램가능한판독 포트. [청구항 54] 제52항에 있어서,상기 플립플롭은 상기 제3선택적 접속기의 제3입력에 접속된 부가적인 상보형 출력(an additional complementary output)을 갖는 프로그램가능한판독 포트. [청구항 55] 제52항에 있어서,상기 주i/o 버스의 선택 주 배선(a select primary interconnect)으로부터 제1클럭 신호(a first clock signal)를 수신하도록 접속된 제1입력과, 상기 부 i/o 버스의 선택 부 배선(a select sec-ondary interconnect)으로부터 제2클럭 신호(a second clock signal)를 수신하도록 접속된 제2입력을 갖고, 클럭 선택 신호에 따라 상기 래칭 클럭 신호로서의 상기 플립플롭에 상기 제1 및 제2클럭 신호중 하나를 선택적으로 전파하도록 프로그램가능한 클럭 멀티플렉서(a clock multiplexer)를 더 포함하는 프로그램가능한판독 포드. [청구항 56] 제55항에 있어서,클럭 극성 선택 신호(a clock poiarity select signal)에 따라 상기 제1 및 제2클럭 신호중 적어도 하나를 선택적으로 반전시키는 수단을 더 포함하는 프로그램가능한판독 포트. [청구항 58] 제57항에 있어서,상기 프로그램가능한 판독 포트는, 출력 및 상기 부 i/o 버스의 부 배선을 선택하도록 접속된 다수의 입력을 갖고, 상기 제1선택 신호의 제1부분에 따라 그의 출력 및 상기 다수의 입력중 하나 사이의 신호를 전파하도록 프로그램가능한 제1멀티플렉서와, 제1멀티플렉서의 출력에 전기적으로 접속된 입력과, 상기 다수의 주 배선으 주 배선을 선택하도록 접속된 다수의 출력을 갖고, 상기 제1선택 신호의 제2부분에 따라 그의 입력 및 상기 다수의 출력 중 하나 사이의 신호를 선택적으로 전파하도록 프로그램가능한 제2멀티플렉서를 포함하는 프로그램가능한상호접속 회로. [청구항 59] 제58항에 있어서,상기 프로그램가능한 기록 포드는, 출력 및 다수의 입력을 갖고, 상기 다수의 입력의 입력은 상기 주 i/o 버스의 주 배선을 선택하도록 접속되고, 상기 제2선택 신호의 제1부분에 따라 그의 출력 및 상기 다수의 입력중 하나 사이의 신호를 전파하도록 프로그램가능한 제1멀티플렉서와, 상기 제1멀티플렉서의 출력 데이타에 대응하는 데이타를 수신하는 입력과, 상기 부 i/o 버스의 부 배선을 선택하도록 접속된 다수의 출력을 갖고, 상기 제2선택 신호의 제2부분에 따라 그의 입력 및 상기 다수의 출력중 하나 사이의 신호를 선택적으로 전파하도록 프로그램가능한 제2멀티플렉서를 포함하는 프로그램가능한상호접속 회로. [청구항 60] 제59항에 있어서,상기 프로그램가능한 판독 포트는, 상기 제1멀티플렉서의 출력 및 상기 제2멀티플렉서의 입력 사이에 배치된 선택적 래칭 회로로서, 상기 선택적 래칭 회로는 상기 제1멀티플렉서의 출력으로부터 래치된 데이타에 관련된 상기 제2멀티플렉서의 입력에 데이타를 선택적으로 전파하거나, 또는 대안적으로 상기 제1멀티플렉서의 출력 데이타에 직접 관련된 상기 제2멀티플렉서의 입력에 데이타를 전파하도록 프로그램가능하고, 상기 선택적 래칭 회로의 선택은 제3선택 신호마다 결정되는 상기 선택적 래칭 회로를 더 포함하는 프로그램가능한상호접속 회로. [청구항 61] 제60항에 있어서,상기 선택된 래칭 회로는, 상기 제2멀티플렉서의 입력에 접속된 출력과, 적어도 제1 및 제2입력을 갖는 제3멀티플렉서로서, 상기 입력중 하나는 상기 제3선택 신호에 따라 그들간의 신호를 전파하도록 그의 출력에 선택적으로 접속되는 상기 제3멀티플렉서와, 상기 제1선택적 래치의 출력에 접속된 데이타 입력, 래치된 데이타에 대응하는 데이타를 전송하는 상기 제3멀티플렉서의 상기 제1입력에 접속된 출력을 갖는 플립플롭으로서, 래칭 클럭 신호와 동기적인 상기 플립플롭내에서 회로를 상기 데이타 입력시에 데이타를 포착하는 상기 플립플롭을 포함하되, 상기 제2멀티플렉서의 제2입력은 상기 제1멀티플렉서의 출력에 직접 접속되는 프로그램가능한상호접속 회로. [청구항 62] 제61항에 있어서,상기 제1멀티플렉서의 출력 및 상기 제3멀티플렉서의 제3입력 사이에 직렬로 접속된 인바디를 더 포함하는 프로그램가능한상호접속 회로. [청구항 63] 제61항에 있어서,상기 플립플롭은 상기 제3멀티플렉서의 제3입력에 접속된 부가적인 상보형 출력을 갖는 프로그램가능한상호접속 회로. [청구항 64] 제59항에 있어서,상기 프로그램가능한 기록 포트는 상기 제1멀티플렉서의 출력 및 상기 제2멀티플렉서의 입력 사이의 신호를 전파하는 프로그램가능한 극성 회로를 더 포함하고, 상기 프로그램가능한 극성 회로는 상기 신호를 선택적으로 반적시키도록 프로그램가능한상호접속 회로. [청구항 65] 제64항에 있어서,상기 프로그램가능한 극성 회로는, 제1 및 제2입력과, 상기 제2멀티플렉서의 입력에 접속된 출력을 갖고, 그의 출력에 상기 제1 및 제2입력중 하나를 선택적으로 접속하도록 프로그램가능하고, 상기 제1입력은 상기 제1멀티플렉서의 출력에 접속되는 제3멀티플렉서와, 상기 제1멀티플렉서의 출력 및 상기 제3멀티플렉서의 제2입력 사이에 전기적으로 접속된 인버터를 포함하는 프로그램가능한상호접속 회로. [청구항 67] 제66항에 있어서,상기 다수의 어드레스 라인의 직각의 어드레스 라인은 상기 각 어드레스 라인을 따라서 전파하는 제각기 신호를 선택적으로 반전시키도록 연관된 어드레스 극성 선택 신호(an associated address polarity select signal)에 따라 개별적으로 프로그램가능한, 연관된 상기 프로그래머블 인버터를 직렬로 포함하고, 상기 디코더 회로는 상기 연관된 프로그래머블 인버터 마다 액세스된 바와 같은 상기 다수의 어드레스 라인의 어드레스 데이타에 따라 선택된 바와 같은 상기 주어진 워드 라인을 선택적구동시키는프로그래머블 어드레스 디코더. [청구항 68] 제66항에 있어서,드레스 버스 라인의 연관된 세트에 접속된 다수의 입력과, 상기 다수의 어드레스 라인의 어드레스 라인에 접속된 출력을 갖고 연관된 설정 데이타에 따라 그의 다수의 입력중 하나에 그의 출력을 선택적으로 접속하는 선택적 접속기더 포함하는프로그래머블 어드레스 디코더. [청구항 69] 제66항에 있어서,상기 다수의 어드레스 라인의 각각의 어드레스 라인과 연관된 선택적 접속기로서, 상기 각각의 선택적 접속기는 연관된 설정 데이타에 따라 연관도니 어드레스 버스 라인 세트중 하나에 그의 연관된 어드레스 라인을 선택적으로 접속하는 상기 선택적 접속기포함하는프로그래머블 어드레스 디코더. [청구항 71] 제70항에 있어서,상기 다스의 어드레스 라인의 각각의 어드레스 라인은 연관된 선택적 접속기를 포함하고, 상기 각각의 선택적 접속기는 연관된 설정 데이타에 따라 연관된 어드레스 버스 라인 세트중 하나에 그의 연관된 어드레스 라인을 선택적접속하는프로그래머블 어드레스 디코더. [청구항 73] 제72항에 있어서,상기 프로그램가능한 수단은 인에이블 소스 신호(an enable source signal)를 수신하도록 접속된 제1입력 및 고정 신호(a fixed signal)를 수신하도록 접속된 제2입력을 갖고, 상기 인에이블 선택 신호에 따라 선택된 바와 같은 소스 신호 또는 고정 신호중 하나마다 상기 인에이블 신호를 제공하는 인에이블 멀티플렉서포함하는프로그래머블 어드레스 디코더. [청구항 74] 제73항에 있어서,상기 프로그램가능한 수단은 상기 인에이블 멀티플렉서 및 상기 인에이블 입력 사이에 직렬로 배치되어 극성 선택 신호에 따라 상기 인에이블 신호에 전파된 바와 같은 상기 인에이블 신호를 선택적으로 반전시키는 프로그램가능한 극성 회로더 포함하는프로그래머블 어드레스 디코더. [청구항 75] 제74항에 있어서,상기 프로그램가능한 수단은, 상기 인에이블 신호를 제공하는 상기 인에이블 입력에 접속된 출력, 그의 선택적으로 반전된 신호를 수신하는 상기 프로그램가능한 극성 회로의 출력에 접속된 제1입력, 클럭 신호를 수신하는 제2입력을 갖고, 상기 클럭 신호 및 선택적으로 반전된 신호에 따라 상기 인에이블 입력을 구동시키도록 그의 출력시에 상기 인에이블 신호를 제공하는 and 게이트더 포함하는프로그래머블 어드레스 디코더. [청구항 76] 제75항에 있어서,상기 프로그램가능한 수단은, 클럭 신호를 수신하도록 접속된 제1입력, 고정 신호를 수신하도록 접속된 제2입력, 및 상기 and 게이트의 제2입력에 상기 클럭 신호를 제공하는 출력을 갖고, 클럭 선택 신호에 따라 그의 입력중 하나에 그의 출력을 선택적으로 접속하도록 프로그램가능한 클럭 멀티플렉서더 포함하는프로그래머블 어드레스 디코더. [청구항 77] 제76항에 있어서,상기 프로그램가능한 수단은, 상기 클럭 멀티플렉서 및 상기 and 게이트의 상기 제2입력 사이에 직렬로 배치되어 제2극성 선택 신호에 따라 상기 클럭 멀티플렉서의 출력 및 상기 and 게이트의 제2입력 사이에 전파된 바와 같은 클럭 신호를 선택적으로 반전시키는 프로그램가능한 극성 회로더 포함하는프로그래머블 어드레스 디코더. [청구항 78] 제72항에 있어서,상위 어드레스 인에이블 신호(a high address enable signal)를 수신하는 상위 어드레스 인에이블 입력(a high address enable input)을 더 포함하되, 상기 로직 수단은 그의 연관된 어드레스 데이타가 상기 다수의 어드레스 입력에 수신되는 경우, 상기 인에이블 신호마다 인에이블되는 경우, 그리고 상기 고차 어드레스 인에이블 신호에 의해 인에이블되는 경우 상기 하나의 워드 라인을 선택적구동시키는프로그래머블 어드레스 디코더. [청구항 79] 제78항에 있어서,고차어드레싱 데이타(high order addressing data)를 수신하도록 선택적으로 접속된 입력, 및 상기 고차 어드레싱 데이타에 따라 상기 상위 어드레스 인에이블 입력을 선택적으로 구동시키도록 접속된 출력을 갖는 고차 어드레스 디코더 회로더 포함하는프로그래머블 어드레스 디코더. [청구항 80] 제79항에 있어서,상기 고차 어드레스 디코더 회로는, 상기 상위 어드레스 인에이블 입력을 구동시키도록 접속된 출력, 및 상기 고차 어드레싱 데이타를 수신하는 다수의 입력을 갖는 and 게이트포함하는프로그래머블 어드레스 디코더. [청구항 81] 제80항에 있어서,상기 고차 어드레스 디코더 회로는, 상기 고차 어드레싱 데이타중 한 데이타를 갖는 상기 and 게이트의 다수의 입력중 한 입력을 구동시키는 출력, 및 어드레스 버스라인을 선택하도록 접속된 적어도 2개의 입력을 갖고, 상위 어드레스 선택 신호(a high address select signal)에 따라 그의 입력중 하나에 그의 출력을 접속하도록 프로그램할 수 있는 멀티플렉스더 포함하는프로그래머블 어드레스 디코더. [청구항 82] 제81항에 있어서,상기 고차 어드레스 디코더 회로는, 상기 멀티플렉서의 출력 및 상기 and 게이트의 연관된 입력 사이에 배치되어, 상위 어드레스 극성 선택 회로에 따라 상기 멀티플렉서의 출력으로부터 상기 and 게이트의 연관된 입력에 전파하는 신호를 선택적으로 반전시키는 프로그래머블 인버터더 포함하는프로그래머블 어드레스 디코더. [청구항 83] 제79항에 있어서,프로그래머블 어드레스 디코더를 채용하는 메모리 어레이로서, 상기 메모리 어레이는, 행 및 열로 배열된 다수의 메모리 셀(a plurality of memory cells)로서, 주어진 열의 메모리 셀은 공통 국부적 비트 라인(a common local bit line)을 공유하는 상기 다수의 메모리 셀과, 두 비트 라인 구조(a secondary bit line structute), 및 상기 고차 어드레스 디코더회로에 의해 출력된 바와 같은 상기 고차 어드레싱 인에이블 신호마다 인에이블되는 경우 상기 연관된 국부적 비트 라인의 국부적 데이타를 수신하고 상기 국부적 데이타에 대응하는 출력 데이타를 갖는 상기 두 비트 라인 구조의 제각기 라인을 구동시키도록 각각의 국부적 비트 라인과 연관된 선택적 드라이버포함하는메모리 어레이. [청구항 85] 제84항에 있어서,상기 프로그래머블 어드레스 디코더는 상기 리세트 디스에이블 입력에 상기 리세트 신호를 제공하는 출력, 예비 리세트 신호(a preliminaty reset signal)를 수신하도록 리세트 라인에 접속된 제1입력, 및 고정 신호에 접속된 제2입력을 갖고, 상기 제1 및 제2입력중 하나에 그의 출력을 선택적으로 접속하도록 프로그램가능한 멀티플렉서포함하는메모리 어레이. [청구항 86] 제84항에 있어서,상기 프로그래머블 어드레스 디코더는 극성 선택 신호에 따라 상기 공통 리세트 신호를 선택적으로 반전시키도록 상기 리세트 디스에이블 입력과 직렬인 프로그래머블 인버터더 포함하는메모리 어레이. [청구항 88] 제87항에 있어서,어드레스 데이타를 수신하고 수신된 주어진 어드레스 데이타에 따라 상기 다수의 워드 라인중 선택 워드 라인을 구동시키는 프로그래머블 어드레스 디코더 시스템(a programmablc address decoser system)으로서, 상기 하나의 서브어레이의 하나의 워드 라인 또는 대안적으로 상기 다른 서브어레이중 하나의 워드 라인을 상기 선택 워드 라인으로서 구동시키는 제1모드(a first mode)에서, 그리고 상기 하나의 서브어레이의 하나의 워드 라인 및 상기 다른 서브어레이의 대응하는 워드 라인을 상기 선택 워드 라인으로서 함께 구동시키는 제2모드(a second mode)에서 프로그램가능한 상기 프로그래머블 어드레스 디코더 시스템더 포함하는프로그래머블 메모리 어레이. [청구항 89] 제88항에 있어서,상기 프로그래머블 어드레스 디코더는 상기 프로그래머블 버스 매트릭스가 상기 제1설정으로 프로그램되어 디프 ram 기능(deep ram functionality)을 제공하는 상기 제1모드에서 프로그램되고, 상기 프로그래머블 어드레스 디코더는 상기 프로그래머블 버스 매트릭스가 상기 제2설정으로 프로그램되어 와이드 ram 기능(wide ram functionality)을 제공하는 상기 제2설정프로그램되는프로그래머블 메모리 어레이. [청구항 90] 제88항에 있어서,상기 프로그래머블 어드레스 디코더는, 전역적 어드레스 데이타를 전파하는 어드레스 버스와, 각각의 메모리 서브어레이에 대한 프로그래머블 어드레스 디코더 유닛으로서, 각각의 프로그래머블 어드레스 디코더 유닛은, 상기 연관된 메모리 서브어레이의 행의 제각기 워드 라인를 구동시키는 m개의 워드 라인 출력과, 상기 어드레스 버스로부터 어드레스 데이타를 수신하는 다수의 어드레스 입력(a plurality of address inputs)과, 연관된 인에이블 신호를 수시하는 인에이블 입력, 및 상기 하나의 워드 라인의 어드레스 데이타가 상기 다수의 어드레스 입력시에 수신되는 경우 그리고 상기 연관된 인에이블 신호마다 인에이블되는 경우 상기 m개의 워드 라인중 하나의 워드 라인을 선택적으로 구동시키는 로직 수단을 포함하는 상기 프로그래머블 어드레스 디코더포함하는프로그래머블 메모리 어레이. [청구항 91] 제90항에 있어서,각각의 프로그래머블 어드레스 디코더 유닛은 상기 연관된 인에이블 신호를 제공하는 연관된 고차 어드레스 디코더를 더 포함하고, 상기 연관된 고차 어드레스 디코더는, 상기 어드레스 버스로부터 고차 어드레서 데이타를 수신하는 고차 어드레스 입력과, 상기 고차 어드레스 입력시에 주어진 어드레스를 수신하는 경우 상기 연관된 인에이블 입력을 제공하고, 그의 연관된 프로그래머를 어드레서 디코더 유닛을 인에이블시키는 것과 연관되는 상기 주어진 어드레스를 설정하도록 프로그램가능한, 프로그램가능한 고차 로직 수단포함하는프로그래머블 메모리 어레이. [청구항 92] 제91항에 있어서,상기 연관된 고차 어드레스 디코더의 상기 프로그램가능한 고차 로직 수단은, 상기 인에이블 입력에 접속된 출력 및, 다수의 입력을 갖는 and 게이트와, 상기 어드레스 버스 및 상기 and 게이트의 상기 입력 사이에 배치되어, 상기 고차 어드레스 데이타를 수신하는 상기 어드레스 버스의 특정 신호 라인을 선택신호에 따라 선택하도록 프로그램가능한 선택 수단, 및 설정되는 상기 주어진 어드레스에 따라, 상기 and 게이트의 입력에 대한 상기 특정 신호 라인에 의해 전파된 바와 같은 선택 신호의 극성을 선택적으로 반전시키는 프로그램가능한 극성 수단포함하는프로그래머블 메모리 어레이. [청구항 93] 제87항에 있어서,상기 프로그래머블 버스 매트릭스는 계층 비트 라인 구조(a hierarchical bit line structure)를 포함하는데, 그 계층 비트 라인 구조는, 상기 다수의 메모리 서브어레이의 각각의 메모리 서브어레이의 메모리 셀의 각 열에 연관된 저 레벨 비트 라인(a low level bit line)과, 상기 다수의 메모리 서브어레이중 적어도 2개의 인접한 메모리 서브어레이에 걸치는(spanning) 메모리 셀의 대응하는 열에 연관된 반전역적 버드 라인과, 2개의 인접한 메모리 서브어레이중 2개의 대응하는 열의 저 레벨 비트 라인들간에 신호를 선택적으로 전파하도록 프로그램가능한 저 레벨 선택적 접속기(a low level selective coupler), 및 각 저 레벨 비트 라인 및 그의 메모리 셀의 동일한 열과 연관된 바와 같은 연관된 반전역적 비트 라인 사이에 배치된 계층적인 선택적 스위치(a hierarchical selective switch)로서, 각각의 계층적인 선택적 스위치는 상기 연관된 저 레벨 비트라인 및 제각기 반전역적 비트 라인 사이의 신호를 선택적으로 전파하도록 프로그램가능한 상기 각각의 계층적인 선택적 스위치포함하는프로그래머블 메모리 어레이. [청구항 94] 제93항에 있어서,각각의 메모리 서브어레이의 각각의 국부적 비트 라인에 대한 선택적 접속기로서, 각각의 선택적 접속기는, 계층 선택 신호에 따라 그의 연관된 국부적 비트 라인, 및 상기 연관된 저 레벨 비트 라인과 상기 연관된 반전역적 비트 라인을 포함하는 그룹중 하나의 비트 라인 사이의 신호를 선택적으로 전파하도록 프로그램가능한 상기 선택적 접속기더 포함하는프로그래머블 메모리 어레이. [청구항 95] 제94항에 있어서,상기 프로그래머블 메모리 어레이에 외부 데이타 인터페이스(an external data interface)를 제공하는 다수의 신호 라인(a plurality of signal lines)을 갖는 주 데이타 버스(a primary data bus)를 더 포함하되, 상기 프로그래머블 버스 매트릭스는 각각의 메모리 서브어레이의 연관하여 프로그램가능한 경로배정 매트릭스 수단을 더 포함하고, 각각의 프로그램가능한 경로배정 매트릭스 수단(programmable routing matrix means)은, 연관된 경로배정 선택 신호에 따라 상기 주 데이타 버스의 선택 신호 라인에 연관된 메모리 서브어레이의 각 열의 상기 계층 비트 라인 구조의 선택 비트 라인을 선택적으로 상호접속하도록 프로그램가능한프로그래머블 메모리 어레이. [청구항 96] 제87항에 있어서,다수의 메모리 서브어레이의 제각기 메모리 서브어레이와 연관된 다수의 제1레벨 어드레스 라인(a plurality of first level address lines)과, 다수의 메모리 서브어레이의 제각기 서브세트(a respective subset)와 각각 연관된 다수의 제2레벨 어드레스 라인(a plurality of second level address lines), 및 다수의 메모리 서브어레이의 연관된 전역적 어드레스 라인더 포함하는프로그래머블 메모리 어레이. [청구항 97] 제96항에 있어서,메모리 서브어레이의 제각기 서브세트의 둘은 적어도 하나의 메모리 서브어레이를 공통으로 갖고, 제각기 제2레벨 어드레스 라인은 적어도 하나의 메모리 서브어레이에 공통으로 선택적으로 접속가능한프로그래머블 메모리 어레이. [청구항 100] 제99항에 있어서,상기 선택적 멀티플렉서 수단중 적어도 하나는 상기 연관된 제2계층 비트 라인을 부분적으로 오버래핑하는 다른 하나의 제2계층 비트 라인에 그의 연관된 메모리 유닛을 선택적으로 접속하는 수단포함하는비트 라인 계층 구조. [청구항 101] 제99항에 있어서,다수의 메모리 유닛과 연관된 전역적 비트 라인과, 메모리 유닛의 연관된 제1, 제2 및 전역적 계층 비트 라인중 하나의 비트라인에 그의 연관된 메모리 유닛을 선택적으로 접속하는 각각의 선택적 멀티플렉서포함하는비트 라인 계층 구조. [청구항 102] 제101항에 있어서,다수의 메모리 유닛 각각은 메모리 셀의 열 및 메모리 셀의 열을 인터페이스 하는 내부 비트 라인을 포함하고, 각각의 선택적 접속기는 그의 연관된 메모리 유닛의 내부 비트 라인에 상기 하나의 비트 라인을 선택적접속하는비트 라인 계층 구조. [청구항 103] 제102항에 있어서,다수의 메모리 유닛의 메모리 셀의 제각기 열을인터페이스하는비트 라인 계층 구조. [청구항 104] 제102항에 있어서,다수의 메모리 셀로부터 데이타를 판독하기 위해, 각각의 선택적 멀티플렉서 수단은, 연관된 설정 데이타에 따라 인에이블되는 경우 연관된 메모리 유닛의 내부 비트 라인의 데이타마다 제각기 제2 또는 전역적 계층 비트 라인을 선택적으로 디스차지(discharge)하는 디스차지 수단포함하는비트 라인 계층 구조. [청구항 106] 제105항에 있어서,상기제1 및 제2게이트가능한 디스차지 경로의 각각은, 상기 연관된 내부 비트 라인의 데이타에 따라 구동된 그의 게이트를 갖는 주 트랜지스터(a primary transistor)와, 제각기 스위치 인에이블 데이타마다 구동된 그의 게이틀 갖는 부 트랜지스터(a secondary transistor)를 포함하되, 상기 주 및 부 트랜지스터는 제각기 계층 비트 라인 및 알려진 포텐셜 디스차지 모드(a known potential discharge mode)사이에 직렬로 배치된 그들의 채널갖는비트 라인 계층 구조. [청구항 107] 제104항에 있어서,상기제1, 제2 및 전역적 계층 비트 라인의 각각에 대해 사전결정된 전압 포텐셜(a predetermined voltage potential)로 상기 연관된 비트 라인을 프리차지하는 프리차지 회로더 포함하는비트 라인 계층 구조. [청구항 108] 제107항에 있어서,상기 프리차지 회로는, 프리차지 소스(a precharge source)와 사전결정된 전압 포텐셜 및 상기 연관된 계층 비트 라인 사이에 직렬로 배치된 그의 채널, 및 연관된 계층 프리차지 인에이블 신호에 의해 구동된 그의 게이트를 갖는 p채널 트랜지스터포함하는비트 라인 계층 구조. [청구항 109] 제108항에 있어서,상기 프리차지 회로는, 상기 프리차지 소스 및 상기 연관된 계층 비트 라인 사이에 직렬로 배치된 그의 채널을 갖는 부 p채널 트랜지스터(a secondaty p-channel transistor)와, 상기 연관된 계층 비트 라인에 따라 상기 부 p-채널 트랜지스터의 게이트를 구동시키는 인버터더 포함하는비트 라인 계층 구조. [청구항 110] 제109항에 있어서,상기 부p채널 트랜지스터는 상기 연관된 디스차지 수단의 소수 저항(a source resistance)보다 큰 채널 온 저항갖는비트 라인 계층 구조. [청구항 111] 제102항에 있어서,제각기 계층 전송 클럭(resdective hierarchy transfer clocks)마다 상기 제각기 비트 라인을 동기적으로 인터페이스하도록 상기 제1, 제2 및 전역적 계층 비트 라인의 각각과 연관된 선택적 전송 래치더 포함하는비트 라인 계층 구조. [청구항 112] 제111항에 있어서,메모리로부터 데이타를 판독하기 위해, 상기 선택적 전송 래치는, 입력 및 출력을 갖는 래치 회로(a latch circuit)와, 인버터 및 상기 연관된 계층 비트 라인 및 상기 래치의 입력 사이의 상기 인버터와 직렬로 배치된 그의 채널을 갖고, 그의 연관된 계층 전송 클럭에 의해 구동된 그의 게이트를 갖는 트랜지스터포함하는비트 라인 계층 구조. [청구항 113] 제111항에 있어서,상기 다수의 메모리 유닛에 대해 프로그램가능한 판독 인터페이스(a programmable read interface)내에서 채용되어, 다수의 신호 라인을 갖는 주 i/o 버스와, 주어진 메모리 유닛과 연관된 바와 같은 제1, 제2 및 전역적 계층 비트 라인의 제각기 전송 래치로부터 데이타를 수신하는 제1, 제2 및 제3계층 입력을 갖고, 상기 제1, 제2 및 전역적 입력중 하나에서 수신된 데이타마다 상기 주 i/o 버스의 선택 신호 라인을 선택적으로 구동시키도록 연관된 판독 포트 설정 데이타와 연관된 프로그램가능한 판독 포트더 포함하는비트 라인 계층 구조. [청구항 114] 제113항에 있어서,상기 판독 포트는, 상기 판독 포트의 제각기 제1, 제2 및 전역적 입력의 각각으로부터 데이타를 수신하고, 상기 판독 포트 설정 데이타에 따라 개별적으로 및 선택적으로 인에이블되는 제각기 3상 인버터(respective tri-state inverters), 상기 3상 인버터의 각 출력에 전기적으로 접속된 입력을 갖고, 상기 판독 포트 설정 데이타마다 상기 주 i/o 버스의 선택 라인을 선택적으로 구동시키는 선택적 구동 수단포함하는비트 라인 계층 구조. [청구항 115] 제114항에 있어서,상기 다수의 메모리 유닛중다른 메모리 유닛의 각각과 유사하게 연관된 상기 판독 포트의 하나더 포함하는비트 라인 계층 구조. [청구항 116] 제102항에 있어서,상기 다수의 메모리 유닛에 대해 프로그램가능한 기록 인터페이스(a programmable write interface)내에서 사용되어 다수의 신호 라인을 갖는 주 i/o 버스의 주어진 메모리 유닛과 연관된 바와 같은 상기 제1, 제2 및 전역적 계층 비트 라인에 제각기 접속된 제1, 제2 및 전역적 출력을 갖고, 상기 주 i/o 버스의 선택 신호 라인으로부터 수신된 데이타마다 그의 출력을 선택적으로 구동시키도록 연관된 기록 포트 설정 데이타를 통해 프로그램가능한 기록 포트포함하는비트 라인 계층 구조. [청구항 117] 제116항에 있어서,상기 기록 포트는, 상기 주 i/o 버스의 상기 다수의 신호 라인중 선택 신호 라인으로부터 선택적으로 데이타를 수신하는 선택적 멀티플렉서 수단과, 상기 선택적 멀티플렉서 수단에 의해 수신된 데이타마다 상기 연관된 제1계층 비트 라인을 구동시키는 드라이버, 및 상기 기록 포트의 제각기 제2 및 전역적 입력의 각각을 선택적으로 구동시키고, 상기 기록 포트 설정 데이타에 따라 개별적으로 및 선택적으로 인에이블되는 제각기 3상 드라이버포함하는비트 라인 계층 구조. [청구항 118] 제117항에 있어서,상기 드라이버는 제1인버터(a first inverter)를 포함하고, 상기 3상 드라이버는 3상 인버터포함하는비트 라인 계층 구조. [청구항 119] 제118항에 있어서,상기 기록 포트는, 상기 선택적 멀티플렉서의 출력 데이타 경로에 직렬로 배치되어 상기 제1인버터 및 상기 3상 드라이버에 제공된 바와 같은 데이타를 반전시키는 제2인버터더 포함하는비트 라인 계층 구조. [청구항 120] 제118항에 있어서,상기 기록 포트는, 상기 선택적 멀티플렉서 수단에 의해 수신된 바와 같은 데이타를 선택적으로 반전시키는 프로그램가능한 반전 수단더 포함하는비트 라인 계층 구조. [청구항 121] 제117항에 있어서,상기 다수의 메모리 유닛중다른 메모리 유닛의 각각과 유사하게 연관된 상기 기록 포트의 하나더 포함하는비트 라인 계층 구조. [청구항 123] 제122항에 있어서,상기 메모리 유닛은 래치포함하는선택적 판독 포착 래치. [청구항 124] 제122항에 있어서,상기 선택적 접속 수단은, 상기 제1계층 입력 및 상기 메모리 유닛에 대한 상기 입력 사이에 직렬로 배치된 채널을 갖고, 제1계층 포착 클럭을 수신하는 게이트를 갖는 제1트랜지스터와, 상기 제2계층 입력 및 상기 메모리 유닛에 대한 상기 입력 사이에 직렬로 배치된 채널을 갖고, 제2계층 포착 클럭을 수신하는 게이트를 갖는 제2트랜지스터포함하는선택적 판독 포착 래치. [청구항 125] 제124항에 있어서,상기 선택적 접속 수단은, 상기 메모리 유닛의 입력 및 제각기 상기 제1 및 제2계층 입력 사이에 제각기 제1 및 제2트랜지스터의 채널과 직렬로 배치된 제1 및 제2버퍼더 포함하는선택적 판독 포착 래치. [청구항 126] 제124항에 있어서,적어도 하나의 비트 라인과 연관된 바와 같은 상기 제1 및 제2계층 포착 클럭중 제각기 하나의 포착 클럭과 관련된, 연관된 프리차지 신호에 따라 계층 비트 라인 구조의 제각기 제1 및 제2계층 비트 라인중 적어도 하나의 비트 라인을 프리차지하는 프리차지 수단더 포함하는선택적 판독 포착 래치. [청구항 127] 제126항에 있어서,상기 프리차지 수단은, 사전결정된 전압 포텐셜의 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 직렬로 배치된 그의 채널과, 연관된 프리차지 신호에 의해 구동된 그의 게이트를 갖는 p채널 트랜지스터포함하는선택적 판독 포착 래치. [청구항 128] 제127항에 있어서,상기 프리차지 수단은, 상기 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 직렬로 배치된 그의 채널을 갖는 부 p채널 트래진스터와, 그의 입력시에 수신된 바와 같은 상기 적어도 하나의 비트 라인의 데이타에 따라 상기 부 p채널 트랜지스터의 게이트를 구동시키는 입력 및 출력을 갖는 인버터포함하는선택적 판독 포착 래치. [청구항 129] 제128항에 있어서,상기 부p채널 트랜지스터는 상기 적어도 하나의 비트 라인과 연관된 소스 저항보다 큰 채널을 온 저항갖는선택적 판독 포착 래치. [청구항 130] 제126항에 있어서,상기 프리차지 신호에 제각기 하나의 포착 클럭의 활성 포착 지속기간(an active capture duration)을 논오버래핑(non-overlapping)하는 활성 프리차지 지속기간(an active precharge duration)을 제공하는 수단더 포함하는선택적 판독 포착 래치. [청구항 131] 제124항에 있어서,계층 비트 라인 구조의 제1계층 비트 라인의 데이타를 수신하는 제1계층 입력에 접속된 그의 입력을 갖고, 상기 제2트랜지스터의 채널을 구동시키는 그의 출력을 갖는 제1인버터와, 계층 비트 라인 구조의 제2계층 비트 라인의 데이타를 수신하는 제2계층 입력에 접속된 그의 입력을 갖고, 상기 제2트랜지스터의 채널을 구동시키는 그의 출력을 갖는 제2인버터더 포함하는선택적 판독 포착 래치. [청구항 132] 제131항에 있어서,적어도 하나의 비트 라인과 연관된 바와 같은 상기 제1 및 제2계층 포착 클럭중 하나의 포착 클럭에 관련된, 연관된 프리차지 신호에 따라 계층 비트 라인 구조의 제각기 제1 및 제2비트 라인중 적어도 하나의 비트 라인을 프라치지하는 프리차지 수단더 포함하는선택적 판독 포착 래치. [청구항 133] 제132항에 있어서,상기 프리차지 수단은, 사전결정된 전압 포텐셜의 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 직렬로 배치된 그의 채널과, 연관된 프리차지 신호에 의해 구동된 그의 게이트를 갖는 p채널 트랜지스터포함하는선택적 판독 포착 래치. [청구항 134] 제133항에 있어서,상기 프리차지 수단은, 상기 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 상기 p채널 트랜지스터와 직렬로 배치된 그의 채널을 갖고, 연관된 계층 설정 데이타에 따라 구동된 그의 게이트를 갖는 선택적 트랜지스터더 포함하는선택적 판독 포착 래치. [청구항 135] 제134항에 있어서,상기 프리차지 수단은, 상기 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 직렬로 배치된 그의 채널을 갖고, 상기 제1인버터의 출력에 의해 구동된 그의 게이트를 갖는 부 p채널 트랜지스터와, 상기 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 상기 부 p채널 트랜지스터와 직렬로 배치된 그의 채널을 갖고, 상기 계층 설정 데이타에 따라 상기 주 선택 트랜지스터의 게이트와 동일하게 구동된 그의 게이트를 갖는 부 선택 트랜지스터더 포함하는선택적 판독 포착 래치. [청구항 136] 제124항에 있어서,및 제2판독 타이밍 신호를 수신하는 적어도 제1 및 제2판독 비트 라인 타이밍 신호(at least first and second read biet line timing signal)와, 적어도 제각기 제1 및 제2판독 비트 라인 타이밍 입력을 갖는 클럭 생성기(a clock generator)와, 설정 인에이블 데이타를 수신하는 설정 입력(a configuration input)으로서, 상기 클럭 생성기는 제각기 제1 및 제2판독 타이밍 신호마다 트리거(trigger)되고 설정 인에이블 데이타마다 인에이블된 바와 같은 제각기 제1 및 제2계층 포착 클럭을 제공하는 상기 설정 입력더 포함하는선택적 판독 포착 래치. [청구항 137] 제136항에 있어서,상기 클럭 발생기는, 제1판독 타이밍 신호를 수신하는 상기 제1판독 비트 라인 타이밍 입력으로서의 하나의 입력, 상기 설정 인에이블 데이타의 제1계층 클럭킹 인에이블 데이타를 수신하는 상기 설정 입력의 일부로서의 다른 입력, 및 게이팅된 제1판독 타이밍 신호(a gated first read timing signal)를 제공하는 출력을 갖는 제1and 게이트(a fist and gate)와, 상기 제1and 게이트의 출력으로부터의 상기 게이팅된 제1판독 타이밍 신호에 의해 구동된 그의 클럭, 사전결정된 전압원(a pre-determined voltage source)에 접속된 그의 데이타 입력, 및 그 제1계층 포착 클럭을 제공하는 상기 제1트랜지스터의 게이트에 접속된 그의 출력을 갖는 제1플립플롭(a first filp-flop)과, 제2판독 타이밍 신호를 수신하는 상기 제2판독 비트 라인 타이밍 입력으로서의 하나의 입력, 상기 설정 인에이블 데이타의 제2계층 클럭킹 인에이블 데이타를 수신하는 상기 설정 입력의 또다른 일부로서의 다른 입력, 및 게이팅된 제2판독 타이밍 신호(a gated second read timing signal)을 제공하는 출력을 갖는 제2and 게이트(a second and gate)와, 상기 제2and 게이트의 출력으로부터의 게이팅된 제2판독 타이밍 신호에 의해 구동된 그의 클럭, 사전결정된 전압원에 접속된 그의 데이타 입력, 및 제2계층 포착 클럭을 제공하는 상기 제2트랜지스터의 게이트에 접속된 그의 출력을 갖는 제2플립플롭포함하는선택적 판독 포착 래치. [청구항 138] 제137항에 있어서,상기 클럭 생성기는 상기 제1 및 제2계층 포착 클럭중 연관된 하나의 포착 클럭을 수신하는 때에 사전결정된 지연(a predetermined delay)후에 상기 제1 및 제2플립플롭중 적어도 하나의 리세트 입력에 지연된 리세트 신호(a delayed reset signal)를 다시 공급하는 지연 수단더 포함하는선택적 판독 포착 래치. [청구항 140] 제139항에 있어서,상기 선택적 판독 포착 래치는, 적어도 하나의 제1계층 비트 라인 및 제2계층 비트 라인에 접속된 적어도 제1 및 제2계층 입력과, 메모리 유닛, 및 연관된 계층 판독 포착 클럭에 따라 데이타를 포착하는 상기 제1 및 제2계층 입력중 하나로부터 데이타를 수신하도록 상기 메모리 유닛을 선택적으로 접속하는 선택적 수단포함하는프로그래머블 메모리 어레이. [청구항 141] 제140항에 있어서,상기 메모리 유닛은 상기 선택적 접속 수단에 접속된 입력, 및 상기 판독 포트에 그의 래치된 데이타를 전송하는 출력을 갖는 래치포함하는프로그래머블 메모리 어레이. [청구항 142] 제141항에 있어서,상기 선택적 판독 포착 래치의 상기 선택적 접속 수단은, 상기 제1계층 입력 및 상기 메모리 유닛 사이에 직렬로 배치되어 제1계층 포착 클럭에 따라 그들간에 신호를 선택적으로 전파하는 그의 채널과, 제1계층 포착 클럭을 수신하는데 게이트를 갖는 제1트랜지스터와, 상기 제2계층 입력 및 상기 메모리 유닛 사이에 직렬로 배치되어 제2계층 포착 클럭에 따라 그들간에 신호를 선택적으로 전파하는 그의 채널과, 제2계층 포착 클럭을 수신하는 게이트를 갖는 제2트랜지스터포함하는프로그래머블 메모리 어레이. [청구항 143] 제142항에 있어서,상기 선택적 판독 포착 래치의 상기 선택적 접속 수단은, 상기 적어도 하나의 비트 라인과 연관된 바와 같은 상기 제1 및 제2계층 포착 클럭중 제각기 하나의 포착 클럭에 관련된, 연관된 계층 프리차지 신호에 따라 적어도 하나의 제1계층 비트 라인 및 상기 제2계층 비틀 라인중 적어도 하나의 비트 라인을 프리차지하는 프리차지 수단더 포함하는프로그래머블 메모리 어레이. [청구항 144] 제143항에 있어서,상기 프리차지 수단은 사전결정된 전압 포탠셜의 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 직렬로 배치된 그의 채널과, 연관된 계층 프리차지 신호에 의해 구동된 그의 게이트를 갖는 주 프리차지 트랜지스터포함하는프로그래머를 메모리 어레이. [청구항 145] 제144항에 있어서,상기 프리차지 수단은, 상기 프리차지 소스 및 상기 적어도 하나의 비트 라인 사이에 직렬로 배치된 그의 채널을 갖는 주 억제 트랜지스터(a primary suppression transistor)와, 입력과, 인버터의 입력시에 수신된 바와 같은 상기 적어도 하나의 비트 라인의 데이타에 따라 상기 주 약제 트랜지스터의 게이트를 구동시키는 출력을 갖는 인버터더 포함하는프로그래미블 메모리 어레이. [청구항 146] 제145항에 있어서,상기 주 억제 트랜지스터는 상기 적어도 하나의 비트라인과 연관된 소스 저항보다 큰 채널 온 저항갖는프로그래머블 메모리 어레이. [청구항 147] 제145항에 있어서,적어도 하나의 제1계층 비트 라인에 대한 상기 제1프리치차지 수단, 및 상기 제2계층 비트라인에 대한 상기 제2프리차지 수단을 포함하되, 상기 제1프리차지 수단의 인버터는 상기 적어도 하나의 비트 라인 및 상기 판독 포착 래치의 상기 제1트랜지스터 사이에 직렬로 접속되고, 상기 제2프리차지 수단의 인버터는 상기 제2계층 비트 라인 및 상기 판독 포착 래치의 상기 제2트랜지스터 사이에 직렬접속되는프로그래머블 메모리 어레이. [청구항 148] 제146항에 있어서,적어도 하나의 제1계층 비트 라인을 프리차지하는 상기 제1프리차지 수단은, 상기 프리차지 소스 및 상기 적어도 하나의 제1계층 비트 라인 사이의 상기 주 프리차지의 채널과 직렬로 배치된 그의 채널과, 제1계층 설정 데이타마다 구동된 그의 게이트를 갖는 부 프리차지 트랜지스터를 더 포함하되,상기 제2계층 비트 라인을 프리차지하는 상기 제2프리차지 수단은 상기 프리차지 소스 및 상기 적어도 하나의 제1계층 비트 라인 사이의 상기 주 프리차지 트랜지스터의 채널과 직렬로 배치된 그의 채널 및 제2계층 설정 데이타마다 구동된 그의 게이트를 갖는 구 프리차지 트랜지스터와, 상기 프리차지된 소스 및 상기 적어도 하나의 제1계층 비트라인 사이의 상기 주 억제 트랜지스터와 직렬로 배치된 그의 채널과, 제2계층 설정 데이터마다 구동된 그의 케이블을 갖는 부 억제 트랜지스터를 더 포함하는 프로그래밍메모리 어베이. [청구항 149] 제148항에 있어서,연관된 판독 액세스(an associated read access)를 오버래핑하는 비활상 프리차지 지속기간(an inactive precharge duration)을 갖는 제1계층 판독 클럭(a first hierarchy read clock)에 따라, 상기 제1프리차지 수단의 연관된 계층 프리차지 신호로서의 제1계층 프리차지 신호(a first hierarchy precharge signtl)를 제공하는 수단과, 연관된 판독 엑세스를 오버래핑하는 비활성 프리치시 시속기간을 갖는 제2계층 판독 클럭(a second hierarchy read clock)에 따라, 상기 제2프리차지 수단의 연관된 계층 프리차지 신호로서의 제2계층 프리차지 신호(a second hierarchy precharge signal)를 제공하는 수단더 포함하는프로그래머를 메모리 어레이. [청구항 150] 제139항에 있어서,프로그래머를 메모리 어레이의 메모리 셀의 각각의 어드레스가능한 행은 판독 타이밍 신호를 생성하는데 있어 재용을 위해 알려진 상대의 하나의 버마 셀(one dummy cell)을 포함하고 터미셀은 판독 타이밍 신호를 전파하는 목적으로 타이밍 판독 비트 라인 구조로서의 그의 연관된 프로그램 가능한 비트 라인 구조를 갖는 메모리 셀의 열중 더미 열(a dummy column)로 되어 있고, 상기 타이밍 판독 비트라인 구조는 메모리 셀의 다른 열의 상기 프로그램가능한 비트라인 구조와 동일한 계층 설정에 대응하고 메모리 셀의 다른 열의 상기 프로그램가능한 비트 라인 구조와 동일한 계층 설정마다 프로그램 가능하게 설정되며, 어레이는 클럭 생성기를 포함하고, 그 클럭 생성기는 제각기 제1 및 제2계층 판독 타이밍 신호를 수신하는 타이밍 판독 비트 라인 구조의 제각기 제1 및 제2계층 비트 라인에 접속된 적어도 제1 및 제2타이밍 판독 비트 라인 입력과, 적어도 제1 및 제1출력과, 설정 인에이블 데이타를 수신하는 설정 입력을 포함하되, 상기 클럭 생성기는 제각기 제1 및 제2판독 타이밍 신호마다 느리거되고 설정 인에이블 데이타마다 인에이블된 바와 같은 제각기 제1 및 제2출력시에 선택적인 제각기 제1 및 제2계층 포착 클럭제공하는프로그래머를 메모리 어레이. [청구항 151] 제150항에 있어서,클럭 생성기는 비동기 데이타 전송 애플리케이션(asynchronous data transfer application)에 대해 그의 출력을 정적으로 인에이블시키는 set 입력포함하는프로그래머를 메모리 어레이. [청구항 152] 제150항에 있어서,제1판독 타이밍 신호를 수신하는 상기 제1타이밍 판독 비트 라인 입력으로서의 하나의 입력, 상기 설정 인에이블 데이타의 제1계층 클럭킹 인에이블 데이타를 수신하는 상기 설정 입력의 일부로서의 다른 입력, 및 게이팅된 제1판독 타이밍 신호를 제공하는 출력을 갖는 제1and 게이트와, 상기 제1and게이트의 출력으로부터의 게이팅된 제1판독 타이밍 신호에 의해 구동된 그의 클럭, 사전결정된 전압원에 접속된 그의 데이타 입력 및 제1계층 포착 클럭을 제공하는 상기 제1트랜지스터의 게이트에 접속된 그의 출력을 갖는 제1플립플롭과, 제2판독 타이밍 신호를 수신하는 상기 제2타이밍 판독 비트 라인 입력으로서의 하나의 입력, 상기 설정 인에이블 데이터의 제2계층 클럭킹 인에이블 데이타를 수신하는 상기 설정 입력의 또다른 일부로서의 다른 입력 및 게이팅된 제2판독 타이밍 신호를 제공하는 출력을 갖는 제2and 게이트와, 상기 제2and 게이트의 출력으로부터의 게이팅된 제2판독 타이밍 신호에 의해 구동된 그의 클럭 입력, 사전결정된 전압원에 접속된 그의 데이타 입력, 및 제2계층 포착클럭을 제공하는 상기 제2트랜지스터의 게이트에 접속된 그의 출력을 갖는 제2플립플롭포함하는프로그래머블 메모리 어레이. [청구항 153] 제152항에 있어서,상기 클럭 생성기는 상기 제1 및 제2계층 포착 클럭의 연관된 하나의 포착 클럭을 수신하는 때에 사전결정된 지연후에 상기 제1 및 제2플립플롭중 적어도 하나의 리세트 입력에 지연된 리세트 신호를 다시 공급하는 지연 수단더 포함하는프로그래머블 메모리 어레이. [청구항 154] 제152항에 있어서,제1계층 프리차지 신호를 제공하는 상기 수단은, 연관된 프리차지 설정 데이타에 따라, 상기 타이밍 판독 비트 라인 구조의 선택 비트 라인으로부터 연관된 판독 타이밍 신호를 선택하는 멀티플렉서 수단과, 상기 주 프리차지 트랜지스터의 게이트를 구동시키는 제1계층 프리차지 신호의 펄스를 생성하는 펄스 생성기(a pulse generator)로서, 실질적으로 펄스는 동기적으로 되도록 지연되어, 제1계층의 포착 펄스보다 큰 지속기간을 갖고, 상기 중 프리차지 트랜지스터를 디으세이블시키는 극성의 상기 펄스 생성포함하는프로그래머블 메모리 어레이. [청구항 155] 제139항에 있어서,상기 선택적 판독 포착 래치는 연관된 설정 데이타마다 인에이블되는 경우 상기 판독 포트를 위한 그의 출력에 상기 래치된 데이타를 표시하는 데이타를 선택적으로 출력하도록 3상 버퍼포함하는프로그래머블 메모리 어레이. [청구항 157] 제156항에 있어서,설정 회로에 접속되어 사용자 선택 액세스 모드 정보를 유지하는 설정 메모리더 포함하는프로그래머블 메모리 어레이. [청구항 158] 제156항에 있어서,각각의 사용자 액세스 모드는 와이드 메모리(wide memory) 및 디프 메모리(deep memory)로 구성되는그룹선택될수있는프로그래머를 메모리 어레이. [청구항 159] 제156항에 있어서,각각의 사용자 액세스 모드는 fifo, 와이드 메모리 및 디프 메모리로 구성되는그룹선택될수있는프로그래머를 메모리 어레이. [청구항 160] 제156항에 있어서,각각의 사용자 액세스 모드는 단일 포트 메모리(single port memory) 및 이중 포트 메모리(deal port memory)로 구성되는그룹선택될수있는프로그래머를 메모리 어레이. [청구항 161] 제156항에 있어서,각각의 사용자 액세스 모드는 단일 포트 및 이중 포트 레지스터 어레이(single port and dual port register arrays)로 구성되는그룹선택될수있는프로그래머블 메모리 어레이. [청구항 163] 제156항에 있어서,각각의 사용자 선택 엑세스 모드는 판독 전용 메모리포함하는프로그래머를 메모리 어레이. [청구항 165] 제164항에 있어서,프리차지 장치는 제1모드에서 라인에 접속되고 제2모드에서 라인으로부터 접속해제(disconnect)되는 프로그래머메모리 이레이. [청구항 166] 제165항에 있어서,제1모드는 동기적 서브어레이 동작(synchronous sub-array operation)을 포함하고 제2모드는 비동기적 서브어레이 동작포함하는프로그래머를 메모리 어레이. [청구항 167] 제164항에 있어서,드라이브 장치는 고 임피던스(a high impedance)가 라인에 제공되는 제3모드에서프로그램가능하게동작하는프로그래머블 메모리 어레이.