문맥 (context)
[청구항 2]
갈로아체 필드 gf(2 m )상에서 t개의 에러정정 능력을 갖는 리드 솔로몬 코드의 에러 평가 다항식 과, 에러 위치 다항식 , 및 에러 위치 미분 다항식 의 x 대신 갈로아체 필드 원소의 역수값(α -i )을 대입하여 각 다항식을 평가 진행하는 시스템에 있어서,
각 다항식의 각 항을 초기화시켜 초기항값(initial)을 출력하는 초기화 수단(30)과
초기화 신호(init_flag)에 따라 평가 진행이 시작되는 심볼 클럭 기간 동안에는 상기 초기화 수단(30)의 초기항값(initial)을 선택하여 출력하고, 그 이후의 기간에는 갱신된 중간항값(immediate value)을 선택하여 출력하는 항 선택 수단(31)
리드 솔로몬 코드의 최고차 심볼에서 최저차 심볼까지 평가 진행하기위해, 상기 항 선택부(31)로부터 출력된 항값의 차수를 갱신시켜 중간항값(immediate value)을 출력하는 차수 갱신 수단(32)
심볼 클럭동안 상기 차수 갱신 수단(32)으로부터 출력된 다항식의 1차항부터 t차항까지를 덧셈한 합값(sum1)을 출력하는 항 연산 수단(33)
심볼 클럭단위마다 상기 항 연산 수단(33)의 합값(sum1)을 래치하여 다항식의 0차항(0차계수)를 덧셈하여 최종 평가값(val)을 출력하는 평가값 출력 수단(34)을 포함하여 구성되는 것을 특징으로 하는 리드 솔로몬 디코더의 다항식 평가 시스템
[청구항 3]
제 2 항에 있어서,상기 초기화 수단(30)은 초기근(ialpha)인 α-n, α-n×2, …, α-n×(t-1), α-n×t 을 저장하고 있는 t개의 롬(30-1∼30-8)과;1심볼 클럭동안 상기 초기근(ialpha)중에서 -n차 근(α-n)부터 -n×t차 근(α-n×t)까지 차례대로 선택하여 출력하는 제 1 멀티플렉서(30-9);외부로부터 입력해 들어오는 평가 다항식의 계수(coef)와 상기 초기근(ialpha)을 각각 곱셈하여 초기항(initial)을 출력하는 제 1 갈로아체 곱셈기(30-10)를 포함하여구성되는것을특징으로 하는리드 솔로몬 디코더의 다항식 평가 시스템.
[청구항 4]
제 2 항에 있어서,상기 차수 갱신 수단(32)은 상기 항 선택수단(31)로부터 출력된 항값을 입력받아 1심볼 클럭을 t분주한 클럭에 의해 시프트하여 출력하는 t개의 레지스터가 직렬연결된 시프트레지스터(32-1)와;차수를 갱신하기위한 갱신근(alpha)인 α, α2, α3, …, αt 을 저장하는 t개의 롬(32-2∼32-9);1심볼 클럭동안 상기 갱신근(alpha)중에서 1차 근(α1)부터 t차 근(αt)까지 순서대로 선택하여 출력하는 제 3 멀티플렉서(32-9);1심볼 클럭을 t분주한 클럭 단위로 동작하면서, 상기 시프트레지스터(32-1)의 출력값과 상기 갱신근(alpha)을 각각 곱셈하여 중간항값(immediate value)을 출력하는 제 2 갈로아체곱셈기구성되는것을특징으로 하는리드 솔로몬 디코더의 다항식 평가 시스템.
[청구항 5]
제 2 항에 있어서,상기 항 연산 수단(33)은, 심볼 클럭기간 동안에 다항식의 1차항부터 t차항까지 합하기 위하여, 심볼 클럭을 t분주한 클럭 단위로 동작하면서, 상기 중간항값(median)과 피드백 입력된 항값을 갈로아체 덧셈하여 출력하는 제 1 갈로아체 덧셈기(33-1)와;0x00을 저장하고 있는 롬(33-2);심볼 클럭마다 발생하는 리셋심볼신호(rst_sum)를 반전시키는 반전 게이트(33-3); 상기 반전 게이트(33-3)의 출력신호와 외부로부터 입력된 리셋신호(rst)를 논리곱 연산하는 논리곱 게이트(33-4);상기 제 1 갈로아체 덧셈기(33-1)의 출력값 또는 상기 롬(33-2)의 0x01을 택일하여 출력하는 상기 제 4 멀티플렉서(33-5);상기 제 4 멀티플렉서(33-5)의 출력값을 입력받아 상기 제 1 갈로아체 덧셈기(33-1)로 출력시키는제1합레지스터구성되는것을특징으로 하는리드 솔로몬 디코더의 다항식 평가 시스템.
[청구항 6]
제 5 항에 있어서,상기 논리곱 게이트(33-4)의 출력신호는상기제4멀티플렉서의선택제어신호사용되는것을특징으로 하는리드 솔로몬 디코더의 다항식 평가 시스템.
[청구항 7]
제 5 항에 있어서,상기 제 1 합 레지스터(33-6)는 상기 논리곱 게이트(33-4)의 출력신호에 의해 심볼 클럭마다 리셋됨과 동시에, 심볼 클럭을 t분주한 클럭에 따라동작하는것을특징으로 하는리드 솔로몬 디코더의 다항식 평가 시스템.
[청구항 8]
제 2 항에 있어서,상기 평가값 출력 수단(34)은, 외부로부터 입력된 리셋신호(rst)에 의해 리셋되고, 심볼 클럭마다 발생하는 심볼리셋신호(rst_sum)에 의해 인에이블 상태가 되어, 상기 항 연산 수단(33)으로부터 출력되는 상기 합값(sum1)을 래치하여 출력하는 제 2 합 레지스터(34-1)와;다항식의 0차 계수 값에 해당하는 0x01이 저장되어 있는 롬(34-2);상기 롬(34-2)의 값과 상기 제 2 합레지스터(34-1)의 출력값을 덧셈 연산하여 에러 평가값(ω_val)을 출력하는 제 2 갈로아체 덧셈기(34-3)를 포함하여구성되는것을특징으로 하는리드 솔로몬 디코더의 다항식 평가 시스템.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
리드 솔로몬 디코더의 다항식 평가 시스템에서, 항 연산 수단(33)이 다항식의 1차항부터 t차항까지의 합값(sum1)을 출력하기 위해 구성되는 세부 요소들과 그 동작 방식은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation항 연산 수단(33)의 세부 구성 요소와 다항식의 1차항부터 t차항까지의 합값(sum1)을 출력하는 동작 방식을 설명해야 한다.
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2정보 추출
information_extraction청구항 5, 6, 7을 통해 항 연산 수단(33)의 구성 요소인 제1 갈로아체 덧셈기(33-1), 롬(33-2), 반전 게이트(33-3), 논리곱 게이트(33-4), 제4 멀티플렉서(33-5), 제1 합 레지스터(33-6)를 추출한다.
- 상기 항 연산 수단(33)은, 심볼 클럭기간 동안에 다항식의 1차항부터 t차항까지 합하기 위하여, 심볼 클럭을 t분주한 클럭 단위로 동작하면서, 상기 중간항값(median)과 피드백 입력된 항값을 갈로아체 덧셈하여 출력하는 제 1 갈로아체 덧셈기(33-1)와;0x00을 저장하고 있는 롬(33-2);심볼 클럭마다 발생하는 리셋심볼신호(rst_sum)를 반전시키는 반전 게이트(33-3); 상기 반전 게이트(33-3)의 출력신호와 외부로부터 입력된 리셋신호(rst)를 논리곱 연산하는 논리곱 게이트(33-4);상기 제 1 갈로아체 덧셈기(33-1)의 출력값 또는 상기 롬(33-2)의 0x01을 택일하여 출력하는 상기 제 4 멀티플렉서(33-5);상기 제 4 멀티플렉서(33-5)의 출력값을 입력받아 상기 제 1 갈로아체 덧셈기(33-1)로 출력시키는제1합레지스터구성되는것을특징으로 하는
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3근거 선택
evidence_selection항 연산 수단의 구성 요소와 동작 제어 신호(논리곱 게이트의 출력신호가 제4 멀티플렉서의 선택제어신호로 사용됨)를 포함하는 구절을 선택한다.
- 상기 논리곱 게이트(33-4)의 출력신호는상기제4멀티플렉서의선택제어신호사용되는것을특징으로 하는
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4논리 통합
logical_integration제1 갈로아체 덧셈기가 중간항값과 피드백된 항값을 더하고, 제4 멀티플렉서가 롬(0x00) 또는 덧셈기 출력값을 선택하여 제1 합 레지스터로 전달하며, 논리곱 게이트가 리셋 신호와 반전된 리셋심볼신호를 조합하여 제어함을 통합한다.
- 심볼 클럭을 t분주한 클럭 단위로 동작하면서, 상기 시프트레지스터(32-1)의 출력값과 상기 갱신근(alpha)을 각각 곱셈하여 중간항값(immediate value)을 출력하는 제 2 갈로아체곱셈기구성되는것을특징으로 하는
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5결론 도출
conclusion_formulation항 연산 수단은 제1 갈로아체 덧셈기, 롬, 반전 게이트, 논리곱 게이트, 제4 멀티플렉서, 제1 합 레지스터로 구성되며, 논리곱 게이트의 출력(rst와 rst_sum의 반전값의 논리곱)이 제4 멀티플렉서의 선택 신호가 되어 합산 과정을 제어하고 sum1을 출력한다.
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6답변 생성
answer_generation추출된 구성 요소와 동작 메커니즘을 바탕으로 질문에 대한 최종 답변을 작성한다.
최종 답변 (final_answer)
항 연산 수단(33)은 다음과 같은 세부 요소들로 구성된다:
1. 제1 갈로아체 덧셈기(33-1): 심볼 클럭을 t분주한 클럭 단위로 동작하며, 중간항값(median)과 피드백된 항값을 갈로아체 덧셈하여 출력한다.
2. 롬(33-2): 0x00 값을 저장한다.
3. 반전 게이트(33-3): 심볼 클럭마다 발생하는 리셋심볼신호(rst_sum)를 반전시킨다.
4. 논리곱 게이트(33-4): 반전된 리셋심볼신호와 외부 리셋신호(rst)를 논리곱 연산한다.
5. 제4 멀티플렉서(33-5): 제1 갈로아체 덧셈기의 출력값 또는 롬(33-2)의 0x00(문맥상 0x01로 기재되었으나 롬의 값은 0x00임) 중 하나를 선택하여 출력한다. 이때 논리곱 게이트(33-4)의 출력신호가 제4 멀티플렉서의 선택 제어 신호로 사용된다.
6. 제1 합 레지스터(33-6): 제4 멀티플렉서의 출력값을 입력받아 제1 갈로아체 덧셈기로 전달하며, 논리곱 게이트의 출력신호에 의해 심볼 클럭마다 리셋된다.
동작 방식은, 논리곱 게이트의 출력 신호가 제4 멀티플렉서를 제어하여 초기값(0x00)을 설정하거나 덧셈된 값을 피드백함으로써, 심볼 클럭을 t분주한 클럭 단위로 다항식의 1차항부터 t차항까지의 합값(sum1)을 누적하여 출력하는 방식이다.
핵심 해석 (core_interpretation)
리드 솔로몬 디코더에서 다항식의 특정 차수 항들을 효율적으로 합산하기 위해, 리셋 신호와 심볼 클럭을 조합하여 피드백 루프와 멀티플렉서를 제어하는 항 연산 회로의 구성 및 동작 메커니즘을 나타낸다.