복잡성결정장치 document_id 1019960705838

[청구항 2] 제 1 항에 있어서,상기 서브샘플러 서브시스템은 상기 데이타 신호원에 커플링된 앤티에일리어싱 필터와,상기 앤티에일리어싱 필터에 커플링된 서브샘플러포함하는복잡성 결정장치. [청구항 3] 제 1 항에 있어서,상기 서브샘플러는 상기 화상 신호에 대응되고 공간적으로 서브샘플링된 상기 서브샘플링된 신호발생하는복잡성 결정 장치. [청구항 4] 제 3 항에 있어서,상기 서브샘플러는 상기 화상 신호에 대응되고 시간적으로 서브샘플링된 상기 서브샘플링된 신호발생시키는복잡성 결정 장치. [청구항 5] 제 1 항에 있어서,상기 데이타 신호원은 각 라인이 720 픽셀들을 포함하는 480 개의 라인들을 각각 포함하는 프레임들의 시켄스를 포함하는 ccir 601 해상도를 가진 상기 화상 신호를 발생시키고,상기 서브샘플링 시스템은 각 라인이 352 픽셀들을 포함하는 240 개의 라인들을 각각 포함하는 프레임들의 시켄스를 포함하는 소형 이미지 포맷(sif)을 가진 상기 서브샘플링된 신호발생하는복잡성 결정 장치. [청구항 6] 화상 데이타 신호를 나타내는 엔코딩된 신호를 예정된 일정 비트율로 발생하는 일정 비트율(cbr) 엔코더에 있어서, 화상 프레임을 나타내는 상기 데이타 신호의 데이타 신호원과, 상기 데이타 신호원에 커플링되고, 상기 화상 데이타 신호를 나타내는 서브샘플링된 신호를 발생하기 위한 서브샘플러 시스템과, 상기 서브샘플링된 신호에 응답하여, 상기 서브샘플링된 화상 신호를 나타내는 엔코딩된 신호를 발생하기 위한 가변 비트율(vbr) 엔코더와, 상기 엔코딩된 신호내의 비트들의 수를 축적하고, 상기 화상 신호를 위한 상기 축적된 비트들의 수에 대응되는 복잡성 표시 신호를 발생하기 위한 카운터와, 상기 데이타 신호원에 커플링되고 콘트롤 신호에 응답하여, 상기 콘트롤 신호에 응답하여 변하는 양자화 스텝 크기를 가진 상기 화상 데이타 신호를 나타내는 양자화된 신호를 발생하기 위한 가변 양자화기와, 상기 양자화된 신호에 응답하여, 상기 엔코딩된 신호를 발생하기 위한 엔코더와, 상기 화상 복잡성 표시 신호에 응답하여, 상기 가변 양자화기내의 상기 양자화 스텝 크기가 변경되어 상기 엔코딩된 신호의 비트율을 상기 화상 데이타를 위한 상기 예정된 일정 비트율로 유지하도록, 상기 콘트롤 신호를 발생하기 위한 비트율 레귤레이터를 포함하는 일정 비트율 엔코더, [청구항 7] 제 6항에 있어서,상기 데이타 신호원과 가변 양자화기 사이에 커플링되고, 상기 데이타 신호에 응답하여 상기 콘트롤 신호가 발생되는 상기 데이타 신호와 동시에 상기 콘트롤 신호가 가변 양자화기에서 수신되도록 시간 주기 동안 상기 데이타 신호를 지연시키기 위한 지연소자를 부가포함하는일정 비트올 엔코더. [청구항 8] 멀티플렉생 시스템에 있어서, 복수의 데이타 신호원들과, 복수의 입력 단자들과 하나의 출력 단자를 가진 멀티플렉서와, 상기 데이타 신호원들 중의 각각에 커플링된 데이타 입력 단자와, 상기 데이타 입력 단자에서의 데이타 신호의 복잡성을 나타내는 신호를 발생하는 복잡성 출력 단자와, 콘트롤 입력 단자와, 상기 멀티플렉서의 입력 단자들 중의 각각데 커플링된 데이타 출력 단자를 각각 가지며, 상기 콘트롤 입력 단자에서의 신호에 응답하여 설정된 일정 비트율로 엔코딩된 신호를 발생하는 복수의 태널 프로세서들로서, 각가의 태널 프로세서는, 채널 프로세서의 상기 데이타 입력 단자와 상기 데이타 출력 단자 사이에 커폴링된 데이타 경로와, 채널 프로세서의 상기 콘트롤 입력 단자에 커플링된 할당 몫 입력 단자를 갖고, 상기 엔코딩된 신호를 발생시키는 일정 비트율 엔코더와, 상기 데이타 신호원에 커플링되고, 상기 데이타 신호를 나타내는 서브샘플링된 신호를 발생시키기 위한 서브샘플러 스스템과, 상기 서브샘플링된 신호에 응답하여, 상기 서브샘플링된 신호를 나타내는 엔코딩된 신호를 발생시키기 위한 가변 비트율 엔코더와, 상기 엔코딩된 신호내외 비트들의 수를 축적하고, 상기 축적된 비트를의 수에 대응되는 복잡성 표시 신호를 발생하는 카운터를 포함하는, 상기 복수의 채널 프로세서 들과, 관련된 입력 단자와 출력 단자의 복수의 쌍들을 가지는 비트율 할당기로서, 각 쌍은 상기 채널 프로세서들 중의 각각과 관련뢰고 상기 각각의 쌍의 상기 입력 단자는 상기 관련 채널 프로세서의 복잡성 출력 단자에 커플링되고, 상기 각각의 쌍의 상기 출력 단자는 상기 관련 채널 프로세서의 콘트롤 입력 단자에 커플링되고, 상기 관련 채널 프로세서의 상기 데이타 출력 단자에서의 신호의 비트율이 상기 관련 입력 단자에서의 신호에 의해 표시되는 상기 복잡성과 모든 상기 복수의 쌍들의 상기 입력 단자들에서의 신호들에 의해 표시되는 결합된 복잡성에 관련되도록 비트율 할당몫 신호를 발생시키는 상기 비트율 할당기를 포함하는 멀티플렉싱 시스템 [청구항 9] 제 8 항에 있어서,상기 채널 프로세서는 채널 프로세서의 데이타 입력 단자와 상기 일정 비트율 엔코더의 상기 데이타 경로 사이에 커플링되고, 상기 데이타 신호에 응답하여 상기 비트율 할당몫 신호가 발생되는 상기 데이타 신호와 동시에 상기 비트율 할당몫 신호가 채널 프로세서의 상기 콘트롤 입력 단자에서 상기 비트율 할당기로부터 수신되도록 시간 주기동안 상기 데이타 신호를 데이타 입력 단자에서 지연시키기 위한 지연소자를 부가포함하는,멀티플렉싱 시스템. [청구항 11] 제1항에 있어서,상기 서브샘플러는 상기 화상 신호에 대응되고 시간적으로 서브샘플링된 상기 서브샘플링된 신호발생시키는복잡성 결정 장치. [청구항 12] 제1항에 있어서,표시 신호는상기비트들의수스케일링된표시인복잡성 결정 장치. [청구항 13] 제1항에 있어서,상기 스케일링된 표시는 8-비트 신호스케일링된상기 비트들의 수인 복잡성 결정 장치.