전기적으로 프로그램 가능한 메모리 셀 어레이 및 그것의 제조 방법 document_id 1019970000221

[청구항 1] 메모리 셀(19)을 갖는 셀 필드는 반도체 기판(1)의 하나의 메인 표면(3) 상에 제공되며 상기 메모리 셀(19)은 메인 표면(3)에 수직적이고, 트랩을 갖는 재료의 게이트 유전체(17)를 갖는 적어도 하나의 mos 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 프로그램 가능한 메모리 셀 어레이 [청구항 2] 제1항에 있어서,상기 반도체 기판(1)은 제1도전성 형태를 갖는 최소 셀 필드 영역에서 도핑되며; 다수의 실질적으로 평행하게 연장되는 스트립 모양 절연 트렌치(12)는 상기 셀 필드에 제공되며; 스트립 모양으로 도핑된 영역(10a,10b)은 절연 트렌치 하부 및 메인 표면(3) 상의 인접한 절연 트렌치 사이에 놓여지고, 상기 영역은 제1도전 형태와 반대인 제2도전 형태로 도핑되고, 절연 트렌치에 실질적으로 평행하게 연장되며; 상기 메모리 셀(19)은 절연 트렌치(12)의 반대 방향으로된 가장자리 상에 각각 증착되며; 워드 라인(18a)이 절연 트렌치(12)에 십자로 연장되도록 제공되며 각 워드 라인(18a) 아래에 놓여진 수직 mos 트랜지스터의 게이트 전극에 접속되며; 상기 메모리 셀(19)은 상기 가장자리와 인접한 스트립 모양 도핑 영역(10a,10b)이 수직 mos 트랜지스터의 소스/드레인 영역을 형성하도록 절연 트렌치(12)의 한 가장자리로부터 절연 트렌치의 안쪽으로 연장하는 하나의 홀(16)을 포함하고, 상기 메모리 표면은 게이트 유전체(17)가 제공되고 상기 홀은게이트 전극채워지는것을특징으로 하는메모리 셀 어레이. [청구항 3] 제2항에 있어서,인접한 절연 트렌치(12) 사이의 상기 간격은 실질적으로 절연 트렌치(12)의 폭과 동일하며; 절연 트렌치(12)의 반대 방향으로된 가장자리 상에 배치된 각각 2개의 메모리 셀(19)은 절연 트렌치(12)의 전체 폭 상에 연장되는하나의공동홀갖는것을특징으로 하는메모리 셀 어레이. [청구항 4] 제1항 내지 제3항 중 어느 한 항에 있어서,게이트 유전체(17)으로서 상기 mos 트랜지스터는 적어도 하나의 추가 층과 비교하여 증가된 전하 캐리어 트랩핑 교차부를 갖는 적어도 하나의 층을 갖는유전체다중층포함하는것을특징으로 하는메모리 셀 어레이. [청구항 5] 제4항에 있어서,증가된 전하 캐리어 트래핑 교차부를 갖는 상기 층은 si3n4, ta2o5, al2o3 또는 tio2를 포함하는 그룹에서 적어도 하나의 물질특징으로 하는메모리 셀 어레이. [청구항 6] 제1항 내지 제3항 중 어느 한 항에 있어서,상기 게이트 유전체(17)로서 mos 트랜지스터는 혼합된 외부 원자를 갖는 유전체 층을 포함하며, 상기 혼합된 외부원자는 유전체 층과 비교하여 증가된전하 캐리어트립핑교차부갖는것을특징으로 하는메모리 셀 어레이. [청구항 7] 제6항에 있어서,상기 유전체 층은 sio2를 포함하며; 상기 혼합된 외부 원자는 w, pt, cr, ni, pd, si 또는 ir을 포함하는그룹중적어도하나의하나의엘리먼트포함하는것을특징으로 하는메모리 셀 어레이. [청구항 17] 제16항에 있어서,상기 유전체 층은 sio2를 포함하고; 상기 혼합된 외부 원자는 w, pt, cr, ni, pd, si 또는 ir을 포함하는 그룹에서적어도하나의나의엘리먼트포함하는것을특징으로 하는방법.