반도체 장치 document_id 1019970001569

[청구항 1] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 qr(coulomb/㎠)는 식 1 1.602×1- -8 ≥｜qr｜ (1) 로 나타내어지는 관계에 있는 것을 특징으로 하는 반도체장치 [청구항 2] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1 과 상기 제1층째의 패시베이션 막의 표면상에 마련된 제2층째의 패시베이션막의 도전률 2 는 식 2 0.05≤ 2 / 1 ≤10 (2) 을 만족시키는 것을 특징으로 하는 반도체장치 [청구항 3] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 qr(coulomb/㎠)는 식 1 1.602×1- -6 ≥｜qr｜ (1) 을 만족시키고, 상기 제1층째의 패시베이션 막의 도전율 1 과 상기 제2층째의 패시베이션막의 도전율 2 는 식2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키는 것을 특징으로 하는 반도체장치 [청구항 4] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1 과 상기 제1층째의 패시베이션 막의 표면상에 마련된 제2층째의 패시베이션막의 도전률 2 는 식 2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키고, 상기 반도체장치의 최대 정격 전압은 8kv 이상인 것을 특징으로 하는 반도체장치 [청구항 5] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막 사이의 계면 근방으로 유기된 계면분극 전하 qr(coulomb/㎠)는 식 1 1.602×1- -6 ≥｜qr｜ (1) 을 만족시키고, 상기 제1층째의 패시베이션 막의 도전율 1 과 상기 제2층째의 패시베이션막의 도전율 2 는 식2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키며, 상기 반도체장치의 최대 정격 전압은 8kv 이상인 것을 특징으로 하는 반도체 장치 [청구항 6] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1 과 상기 제1층째의 패시베이션 막의 표면상에 마련된 제2층째의 패시베이션막의 도전률 2 는 식 2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키고, 상기 반도체장치의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛이하이며, 상기 반도체 장치의 최대 정격 전압은 6kv 이상인 것을 특징으로 하는 반도체 장치 [청구항 7] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막과 상기 제2층째의 패시베이션막의 사이에 계면 근방으로 유기된 계면분극 전하 qr(coulomb/㎠)는 식 1 1.602×1- -8 ≥｜qr｜ (1) 을 만족시키고, 상기 제1층째의 패시베이션 막의 도전율 1 과 상기 제2층째의 패시베이션막의 도전율 2 는 식2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키고, 상기 반도체장치의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛이하이며, 상기 반도체 장치의 최대 정격 전압은 6kv 이상인 것을 특징으로 하는 반도체 장치 [청구항 8] 제2항 또는 제3항에 있어서,상기 반도체기판의 n형 베이스층의 두께는 100㎛이상이하인것을특징으로 하는반도체장치. [청구항 9] 제6항 또는 제7항에 있어서,상기 반도체장치의 최대 정격 전압은 6kv 이상이고, 상기 반도체기판의 n형 베이스층의 두께는 1000㎛이상이하인것을특징으로 하는반도체장치. [청구항 10] 제1항~제7항에 있어서,상기 반도체기판의 측면에 마련된 상기 제1층째의 패시베이션막은 150℃ 이상 400℃ 이하의 유리전이온도를 갖는유기재료로이루어지는것을특징으로 하는반도체장치. [청구항 11] 제1항~제7항에 있어서,상기 반도체기판의 표면상에 마련된 상기 제2층째의 패시베이션막은첨가반응형실리콘화합물인것을특징으로 하는반도체장치. [청구항 12] 제1항~제7항에 있어서,상기 제1층째의 패시베이션막은폴리이미드로이루어지는것을특징으로 하는반도체장치. [청구항 13] 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 갖는 반도체장치에 있어서 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막은 폴리이미드로 이루어지고, 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막은 첨가 반응형 실리콘 화합물로 이루어지고, 상기 제1층째의 패시베이션막의 도전율 1 과 상기 제2층째의 패시베이션막의 도전율 2 는 식2 0.05≤ 2 / 1 ≤10 (2) 을 만족시키는 것을 특징으로 하는 반도체장치 [청구항 14] 제2항 또는 제3항에 있어서,상기 제1층째의 패시베이션막은무기재료인것을특징으로 하는반도체장치. [청구항 15] 제14항에 있어서,상기 제2층째의 패시베이션막은첨가반응형실리콘화합물인것을특징으로 하는반도체장치. [청구항 16] 제14항에 있어서,상기 무기재료는 sio2, sin, sic중하나인것을특징으로 하는반도체장치. [청구항 17] 제1항~제7항에 있어서,상기 반도체기판의 측면 형상은 정베벨인것을특징으로 하는반도체장치. [청구항 18] 제1항~제7항중의 어느 한 항에 있어서,상기 반도체가판의 측면 형상은2중정베벨인것을특징으로 하는반도체장치. [청구항 19] 제14항에 있어서,상기 제1층째의 패시베이션막은 150℃ 이상 400℃ 이하의 유리전이온도를 갖는유기재료로이루어지는것을특징으로 하는반도체장치. [청구항 20] 제14항에 있어서,상기 제2층째의 패시베이션막은첨가반응형실리콘화합물인것을특징으로 하는반도체장치. [청구항 23] 외부 여기 정류회로, 외부 여기 인버터회로, 외부 여기 시클로컨버터회로 및 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 반도체기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 구비한 반도체장치를 사용하느 전압형 인버터 회로를 각각 갖는 파워 컨버터에 있어서 상기 반도체기판의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛ 이하이며, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1 과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막의 도전율 2 는 식 2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키는 것을 특징으로 하는 파워 컨버터 [청구항 24] 자기여기 정류회로, 자기여기 인버터회로, 자기여기 시클로컨버터회로 및 주면 및 대향하는 면을 갖고 적어도 1개의 p-n접합이 반도체기판의 측면에 부분적으로 노출된 반도체기판과 상기 반도체기판의 측면에 2층 이상의 패시베이션막이 도포된 패시베이션의 적층구조를 구비한 반도체장치를 사용하느 전압형 인버터 회로를 각각 갖는 파워 컨버터에 있어서 상기 반도체기판의 n형 베이스층의 두께는 100㎛ 이상, 5000㎛ 이하이며, 상기 반도체기판의 표면상에 마련된 제1층째의 패시베이션막의 도전율 1 과 상기 제1층째의 패시베이션막의 표면상에 마련된 제2층째의 패시베이션막의 도전율 2 는 식 2 0.05≤ 2 / 1 ≤10 (2) 를 만족시키는 것을 특징으로 하는 파워 컨버터