인터-레벨 절연 층에 수소가 침투하는 반도체 디바이스와 그의 제조공정 document_id 1019970001669

[청구항 1] 서로 전기적으로 접속 가능한 제1의 불순물 영역(22c;42c)과 제2의 불순물 영역(22d;42d)을 갖는 액세스 트랜지스터(22;42)와 제1의 전극과 유전체 막 구조에 대향한 제2의 전극(22n;43j)과 제1의 전극을 커버하는 유전체 막 구조(23m;43g)을 갖는 기억 캐패시터(23;43)와 상기 액세스 트랜지스터와 상기 기억 캐패시터 사이에 삽입된 인터-레벨 절연 구조(22;44)를 포함하는 반도체 메모리 셀에 있어서 상기 인터-레벨 절연 구조는 제2의 물질로 형성되고 상기 제1의 전극과 접촉을 유지하는 제1의 절연 층(24b;44b)을 갖고, 상기 제2의 물질은 실리콘 질화물을 통해 보다 빠르게 수소를 침투시키고 에칭시 상기 제1의 물질에 대해 선택성을 갖는 반도체 메모리 셀 [청구항 2] 청구항 1에 있어서,상기제1의 전극은 열 부분에 접속되고 열 부분 외측에 제공된 원통형 부분(23j;43f)과 상기 제1의 불순물 영역에 전기적으로 접속된 열 부분포함하는반도체 메모리 셀. [청구항 3] 청구항 2에 있어서,상기 열 부분 및 상기 원통형 부분은 폴리실리콘으로 형성되고, 상기 제1의 절연층은 붕소-인-규산염 유리 및 인-규산염 유리와, 실리콘 산화물로 이루어지는 그룹으로부터 선택된 물질형성된반도체 메모리 셀. [청구항 4] 청구항 2에 있어서,상기제1의 전극과 상기 제1의 절연 층은 폴리실리콘과 실리콘 산화물로 형성되고, 상기 인터-레벨 절연 구조는 붕소-인-규산염 유리로 형성된 제2의 절연 층더 갖는반도체 메모리 셀. [청구항 5] 청구항 4에 있어서,상기제2의 절연 층(24a;44a)은 편평한 상면을 갖고, 상기 제1의 절연 층(24b;42b)은두께균등한반도체 메모리 셀. [청구항 6] a) 서로 전기적으로 접속 가능한 제1의 불순물 영역(22c;42c)과 제2의 불순물 영역(22d;42d)을 갖는 액세스 트랜지스터(22;42)제조 단계와 b) 실리콘 질화물 층을 통해 보다 빠르게 수소를 침투시키고 제1의 물질로 형성된 제1의 절연층(24b;44b)을 갖는 인터-레벨 절연 구조(24;44)로 상기 액세스 트랜지스터를 커버하는 단계와 c) 상기 제1의 불순물 영역과 접촉을 유지하고 상기 제1의 절연층 상에 제2의 물질로 형성된 기억 전극(23k;43h)의 제1의 부분(23c;43a)을 제공하는 단계와 d) 상기 제1의 부분의 수직 측면과 접촉을 유지하는 수직 부분을 갖고 제3의 물질로 형성된 제1의 전도 층(23e;43b)으로 상기 제1의 절연층의 노출된 영역과 상기 제1의 부분을 커버하느 단계와 e) 제4의 물질의 스페이싱 층(23f;43c)으로 상기 제1의 전도 층을 커버하는 단계와 f) 상기 제3의 물질과 상기 제4의 물질 사이에 선택성을 갖는 제1의 부식액을 사용함에 의해 상기 제1의 전도층의 상기 수직 부분과 접촉을 유지하는 원통형 측벽- 스페이서(23g;43d)로 상기 스페이싱 층을 패턴화하는 단계와 g) 제5의 물질의 제2의 전도 층(23h;43e)으로 상기 제1의 전도층의 노출된 표면과 상기 원통형 측벽 스페이서를 커버하는 단계와 h) 적어도 상기 제1의 물질, 상기 제3의 물질, 상기 제4의 물질과 상기 제5의 물질 상이에 선택성을 갖는 제2의 부식액을 사용함에 의해 상기 원통형 측벽 스페이서와 접촉을 유지하는 상기 기억 전극의 제2의 부분(23j;43f)으로 상기 제2의 전도 층을 패턴화하는 단계와 i) 유전체 막 구조 (23m;43i)로 상기 기억 전극의 상기 제1 및 제2의 부분을 커버하는 단계와 j) 플레이트 전극(23h;23n)으로 상기 유전체 막 구조를 커버하는 단계와 k) 적어도 결정 결함을 감소시키도록 수소로 단계 k)의 결과로서의 구조를 처리하는 단계를 포함하는 반도체 메모리 셀 제조 공정 [청구항 7] 청구항 6에 있어서,상기 단계b)는 b-1)제2의 절연 층(23a;44a)을 형성하는 상기 액세스 트랜지스터상에 제6의 물질을 증착시키는 부-단계와; b-2) 상기 제2의 졀연 층의 상면을 부드럽게하는 부-단계와; b-3) 상기 제1의 절연 층의 상기 상면상에 상기 제1의 물질을 균등하게 증착시키는 부-단계포함하는반도체 메모리 셀 제조 공정. [청구항 8] 청구항 7에 있어서,상기제6의 물질은 붕소-인-규산염 유리이고, 상기 부-단계 b-2)는 역류와 에칭-백을 사용함의해수행되는반도체 메모리 셀 제조 공정. [청구항 9] 청구항 6에 있어서,상기 단계b)는 b-1) 상기 제1의 절연 층을 형성하는 상기 액세스 트랜지스터상에 상기 제1의 물질을 증착시키는 부-단계와; b-2) 상기 제1의 절연 층의 상면을 부드럽게 하는 부-단계포함하는반도체 메모리 셀 제조 공정. [청구항 10] 청구항 9에 있어서,상기 부-단계 b-2)는화학적기계적연마사용함수행되는반도체 메모리 셀 제조 공정. [청구항 11] 청구항 7에 있어서,상기 부-단계 b-2)는 에칭 마스크(32)로 커버되지 않은 상기 상면의 서브-면에 에칭-백을 사용함의해수행된반도체 메모리 셀 제조 공정. [청구항 12] 청구항 6에 있어서,상기 단계c)는 c-1) 제3의 전도 층(23a)을 형성하는 상기 제1의 절연 층상에 상기 제2의 물질을 증착시키는 부-단계와; c-2) 제2의 절연 층(23b)을 형성하는 상기 제3의 전도 층상에 제6의 물질을 증착시키는 부-단계와; c-3) 상기 제2의 절연 층상에 제1의 포토-리지스트 에칭 마스크를 제공하는 부-단계와; c-4) 상기 제6의 물질의 스트립(23d)으로 커버된 상기 제1의 부분(23c)을 형성하는 상기 제1의 포토-레지스트 에칭 마스크로 커버되지 않은 상기 제3의 전도 층과 상기 제2의 절연 층을 연속적으로 에칭하는 부-단계포함하는반도체 메모리 셀 제조 공정. [청구항 13] 청구항 12에 있어서,상기 단계h)는 h-1) 상기 원통형 측벽 스페이서 (23g)와 상기 스트립 (23d)이 상기 제2의 부분을 형성하도록 노출될 때까지 상기 제1,제4 및 제6의 물질과 상기 제3 및 제5의 물질 사이에 선택성을 갖는 상기 제2의 부식액의 제1의 서브-부식액을 사용함에 의해 상기 제1의 저도 층(23e)과 상기 제2의 전도 층(23h)을 비등방성 에칭하는 부-단계와; h-2) 상기 제1,제3,제5 및 제6의 물질과 상기 제4의 물질 사이에 선택성을 갖는 상기 제2의 부식액의 제2의 서브-부식액을 사용함에 의해 상기 원통형 측벽 스페이서(23g)를 에칭하는 부-단계와; h-3) 상기 제1,제2,제3 및 제5의 물질과 상기 제6의 물질 사이에 선택성을 갖는 상기 제2의 부식액의 제3의 서브-부식액을 사용함에 의해 상기 스트립(23d)을 에칭하는 부-단계포함하는반도체 메모리 셀 제조 공정. [청구항 14] 청구항 13에 있어서,상기제1의 물질, 상기 제2의 물질, 상기 제3의 물질, 상기 제4의 물질, 상기 제5의 물질과 상기 제6의 물질은 각기 실리콘 산화물, 폴리실리콘, 실리콘 질화물,폴리실리콘과붕소인규산염 유리인반도체 메모리 셀 제조 공정. [청구항 15] 청구항 6에 있어서,상기 단계h)는 h-1) 상기 원통형 측벽 스페이서가 상기 제2의 전도 층으로부터 원통형 부분을 형성하도록 노출될 때까지 상기 제4의 물질과 상기 제3 및 제5의 물질 사이에 선택성을 갖는 상기 제2의 부식액의 제1의 서브-부식액을 사용함에 의해 상기 제1의 전도 층(43b)과 상기 제2의 전도 층(43e)을 비등방성 에칭하는 부-단계와; h-2) 상기 제3의 물질과 상기 제4의 물질 사이에 선택성을 갖는 상기 제2의 부식액의 제2의 서브-부식액을 사용함에 의해 상기 원통형 측벽 스페이서(43d)를 에칭하는 부-단계와; h-3) 상기 제1의 부분이 노출될 때까지 상기 제1의 물질과 상기 제3 및 제5의 물질 사이에 선택성을 갖는 상기 제2의 부식액의 제3의 서브-부식액을 사용함에 의해 상기 원통형 부분과 상기 제1의 전도 층(43b)을 균등하게 에칭하는 부-단계포함하는반도체 메모리 셀 제조 공정. [청구항 16] 청구항 15에 있어서,상기제1의 물질, 상기 제2의 물질, 상기 제3의 물질, 상기 제4의 물질과 상기 제5의 물질은 각기 실리콘 산화물, 폴리실리콘, 실리콘 산화물과 폴리실리콘인반도체 메모리 셀 제조 공정.