전계효과트랜지스터및CMOS소자 document_id 1019970001992

[청구항 2] 제1항에 있어서,상기 도핑 프로파일이 균일한 도핑 프로파일에 의해 제공된 기생 트랜지스터 전류 이득 이하인 상기 전계 효과 트랜지스터의 기생 트랜지스터 전류 이득제공하는전계 효과 트랜지스터. [청구항 3] 제1항에 있어서,상기 도핑 프로파일은 상기 반전층의 형성시에 상기 채널영역이완전히공핍화하도록설정되는전계 효과 트랜지스터. [청구항 4] 제3항에 있어서,상기 표면 반도체층의 두께가 30∼100nm로설정되는전계 효과 트랜지스터. [청구항 8] 제1항에 있어서,상기 도핑 프로파일은 가우스 분포형태로 형성되고,상기 고농도부로 부터 상기 채널영역 중앙부를 향한 제 1 도전형의 도핑농도의 구배설정되는전계 효과 트랜지스터. [청구항 9] 제8항에 있어서,상기 제 1 도전형의 불순물은보론인전계 효과 트랜지스터. [청구항 10] 제1항에 있어서,상기 고농도부는 상기 소스영역 부근 및 드레인영역 부근의 쌍방제공되어 있는전계 효과 트랜지스터. [청구항 11] 제1항에 있어서,상기 소스영역 및 드레인영역중, 상기 고농도부에 인접하는 적어도 하나의 영역은,상기 고농도부와 인접하는 제 1 영역; 및상기 제 1 영역보다, 제 2 도전형의 불순물의 도핑농도가 높은 제 2 영역포함하는전계 효과 트랜지스터. [청구항 12] 제1항에 있어서,상기 소스영역, 드레인영역 및 게이트전극의 적어도 일부는 살리사이드화있는전계 효과 트랜지스터. [청구항 16] 제15항에 있어서,상기 도핑 프로파일 구배계수η가 8 ㎛-1 ∼ 20 ㎛-1사이설정되는전계 효과 트랜지스터. [청구항 17] 제15항에 있어서,상기 도핑 프로파일은 반전층을 형성할때완전히공핍화하도록설정되는전계 효과 트랜지스터. [청구항 18] 제17항에 있어서,상기 표면 반도체층의 두께가 30 nm∼100 nm사이에 있는전계 효과 트랜지스터. [청구항 19] 제15항에 있어서,상기 샤프니스g가 1이고, 상기 구배계수1 사이에 있는전계 효과 트랜지스터. [청구항 20] 제15항에 있어서,상기 샤프니스g가 4∼8 사이에 있고, 상기 구배계수1 사이에 있는전계 효과 트랜지스터. [청구항 22] 제 21항에 있어서,상기 제1 도전형의 불순물은보론인전계 효과 트랜지스터. [청구항 23] 제15항에 있어서,상기 고농도부에 인접한 상기 소스영역 및 드레인 영역중 적어도 하나는,상기 고농도부에 인접한 제1 영역; 및상기 제2 도전형의 불순물의 도핑 레벨이 상기 제1 영역보다 높은 제2 영역; 을포함하는전계 효과 트랜지스터. [청구항 24] 제15항에 있어서,상기 게이트전극 및 상기 소스영역과 드레인 영역중 적어도 일부는 살리사이드화되는전계 효과 트랜지스터.