문맥 (context)
[청구항 1]
반도체 재료가 제1도전성을 갖도록 하는 도판트를 갖는 반도체 재료의 기판에 형성된 트렌치를 갖는 트렌치 저장 캐패시터를 포함하는 데, 상기 트렌치는 상기 반도체 재료가 제2도전성을 갖도록 하는 도판트를 갖는 반도체 제료로 구획설정되고, 상기 제2도전성의 도판트는 상기 기판내로 부분적으로 확산되고, 상기 트렌치는 유전체 재료층으로 구획설정되고 상기 반도체 재료가 상기 제1 및 제2도전성중 하나를 갖도록 하는 도판트를 갖는 반도체 재료로 충진되며, 상기 트렌치는 부분적으로 에칭되고 도핑되거나 도핑되지 않을 수 있는 반도체 재료로 충진되며
상기 기판상에 형성된 액세스 트랜지스터
및 상기 기판내의 전기 도전 영역을 포함하는 형태의 dram 셀에 있어서
상기 트렌치내에 배치된 단결정 반도체 재료층을 포함하며, 상기 단결정 반도체 재료는 상기 액세스 트랜지스터의 형성동안에 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어하는 것을 특징으로 하는 dram 셀
[청구항 2]
제1항에 있어서,상기 도전 영역은 인접하게 배치된 dram 셀이 전기적으로 파손되는 것을 방지하도록 선택된소정크기로이루어진것을특징으로 하는dram 셀.
[청구항 3]
제1항에 있어서,상기 단결정 반도체 재료는 에피택시(epi)에 의해상기트렌치의측벽성장되는것을특징으로 하는dram 셀.
[청구항 4]
제3항에 있어서,상기 에피택시는선택적에피택시인것을특징으로 하는dram 셀.
[청구항 5]
제3항에 있어서,상기 에피택시는비선택적에피택시인것을특징으로 하는dram 셀.
[청구항 23]
제20항에 있어서,상기 트렌치 저장 캐패시터와 상기 액세스 트랜지스터 사이에 전기 접속을 하는 전기 도전성 경로는 상기 기판내로가로돌출하는것을특징으로 하는방법.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
DRAM 셀 내의 트렌치에 배치된 단결정 반도체 재료층은 액세스 트랜지스터 형성 과정에서 어떠한 역할을 수행하여 도전 영역의 크기를 제어하는가?
추론 과정 (compact_reasoning)
-
1과제 해석
task_interpretationDRAM 셀 내 트렌치에 배치된 단결정 반도체 재료층이 액세스 트랜지스터 형성 과정에서 도전 영역의 크기를 제어하는 구체적인 역할을 파악해야 한다.
-
2정보 추출
information_extraction청구항 1에서 단결정 반도체 재료의 기능과 관련된 구절을 추출한다.
- 상기 단결정 반도체 재료는 상기 액세스 트랜지스터의 형성동안에 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어하는 것
-
3근거 선택
evidence_selection도전 영역의 크기 제어 메커니즘을 설명하는 핵심 근거를 선택한다.
- 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어
-
4논리 통합
logical_integration단결정 반도체 재료층이 도판트의 외부 확산을 막는 장벽 역할을 하여, 결과적으로 도전 영역의 크기를 조절한다는 논리 구조를 형성한다.
- 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어
-
5결론 도출
conclusion_formulation질문에 대한 답변으로, 단결정 반도체 재료가 도판트의 외부 확산을 제한함으로써 도전 영역의 크기를 제어한다는 결론을 도출한다.
- 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어
-
6답변 생성
answer_generation추출된 정보를 바탕으로 질문에 적합한 완성된 문장 형태의 답변을 생성한다.
- 상기 단결정 반도체 재료를 통하여 상기 도판트의 외부확산을 제한함으로써 상기 도전영역의 크기를 선택적으로 제어
최종 답변 (final_answer)
단결정 반도체 재료층은 액세스 트랜지스터의 형성 과정 동안 해당 재료를 통하여 도판트의 외부 확산을 제한함으로써 도전 영역의 크기를 선택적으로 제어하는 역할을 수행한다.
핵심 해석 (core_interpretation)
DRAM 셀의 트렌치 내에 배치된 단결정 반도체 재료층이 도판트의 확산을 억제하는 장벽 역할을 하여, 액세스 트랜지스터의 도전 영역 크기를 정밀하게 제어하는 기술에 관한 것이다.