다수의 값을 갖는 소형 반도체 메모리 디바이스 document_id 1019970006190

[청구항 2] 제1항에 있어서,상기m분할 비트선들에 결합된상기워드선들의비인것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 3] 제1항에 있어서,상기 결합 캐패시터들각각은 상기 메모리 셀들의 캐패시터와 동일한 구조를 갖는캐패시터열로이루어진것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 4] 제3항에 있어서,상기 캐패시터 유닛들 각각의 캐패시터는상기메모리 셀들각각의용량않은것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 5] 제3항에 있어서,상기 결합 캐패시터들은 상기 캐패시터열들과 병렬 결합된 부가 캐패시터들을 더 포함하며, 상기 부가 캐패시터는 상기 메모리 셀들의 상기 캐패시터들에 대해서독립적인것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 6] 제3항에 있어서,상기 캐패시터 유닛은 하위 전극막들(108, 212b)과, 상기 하위 전극막들 위에 형성된 절연막들(109, 213)과, 상기 절연막들 위에 형성된 상위 전극막들(110, 206)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개의 접촉부 플러그(107b, 210c)에 의해서 반도체 기판(1)내 불순물 영역(105b, 205b)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 7] 제3항에 있어서,상기 캐패시터 유닛은, 하위 전극막들(108, 212b)과, 상기 하위 전극막들 위에 형성된 절연막들(109, 213)과, 상기 절연막들 위에 형성된 상위 전극막들(110, 206)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개는 접촉부 플러그(107b, 210c)에 의해서 상기 워드선들(104a)과 동시에 형성된 막(104b)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 8] 제3항에 있어서,하위 전극막들(212b)과, 상기 하위 전극막들 위에 형성된 절연막들(213)과, 상기 절연막들 위에 형성된 상위 전극막들(206)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개의 접촉부 플러그(107b, 210c)에 의해서 상기 비트선쌍들(208a, 208b)과 동시에 형성된 막(208c)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 9] 제3항에 있어서,상기 캐패시터 유닛은, 반도체 기판의 그루브(groove) 내에 형성된 하위 전극막들(304)과, 상기 하위 전극막들 위에 형성된 절연막들(305)과, 상기 절연막들 위에 형성된 상위 전극막들(306)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개는 상기 반도체 기판내 불순물 영역(309c)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 10] 제5항에 있어서,상기 부가 캐패시터는, 반도체 기판에 형성된 불순물 영역(105c, 205b)과, 상기 불순물 영역 위에 형성된 절연막(103, 203)과, 상기 절연막 위에 형성된 전극막포함하는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 11] 제10항에 있어서,상기 불순물 영역은 상기 메모리 셀들의 소스/드레인 영역들과 동시에 형성되고, 상기 절연막은 상기 메모리 셀들의 게이트 절연막들과 동시에 형성되며, 상기 전극막은상기워드선과동시형성되는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 12] 제1항에 있어서,상기 분할 비트선 쌍들을 상기 비트선쌍들에 대해서 서로에 전기적으로 결합하고, 상기 워드 선들중 하나를 선택하며, 상기 분할 비트선쌍들을 전기적으로 서로 분리시키며, 상기 감지 증폭기들을 순차적으로 동작시키고, 상기 감지 증폭기들의 열을 데이터 선들(d0, d0, d1, d1)에 결합시키는판독제어 유닛더포함하는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 13] 제12항에 있어서,상기 판독 제어 유닛은 상기 감지 증폭기들을 동작한 후, 상기 비트선쌍들 각각에 대해서 상기 분할 비트선쌍들을 서로 전기적으로추가결합하는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 14] 제1항에 있어서,상기 분할 비트선쌍들을 전기적으로 서로 분할하고, 상기 분할 비트선쌍들로 전압을 설정하며, 각각의 상기 비트선쌍들에 대해서 상기 분할 비트선쌍들을 서로 전기적으로 결합시키고, 상기 감지 증폭기들을 순차적으로 동작시키며, 상기 비트선 쌍들 각각에 대해서 상기 분할 비트선쌍들을 서로 전기적으로 결합시키며, 상기 선들중 하나를 선택하는기록제어 유닛더포함하는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 15] 제1항에 있어서,상기 분할 비트선쌍들을 상기 비트선쌍들 각각에 대해서 서로에 전기적으로 결합시키며, 상기 워드 선중 하나를 선택하고, 상기 분할 비트선쌍들을 전기적으로 서로 분리시키며, 상기 감지 증폭기들을 순차적으로 동작시키고, 상기 분할 비트선쌍들을 상기 비트선쌍들 각각에 대해서 서로에 전기적으로 결합시키는 리프레쉬제어 유닛더포함하는것을특징으로 하는2m(m=1, 2,....)값 반도체 메모리 디바이스. [청구항 17] 제16항에 있어서,상기 결합 캐패시터들각각은 상기 메모리셀들의 캐패시터와 동일 구조를 갖는캐패시터유닛열로이루어진것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 18] 제17항에 있어서,상기 캐패시터 유닛들 각각의 캐패시터는상기메모리 셀들각각의용량않은것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 19] 제17항에 있어서,상기 결합 캐패시터들은 상기 캐패시터 유닛들의 열들과 병렬 결합된 부가 캐패시터들을 더 포함하며, 상기 부가 캐패시터는 상기 메모리 셀들의 상기 캐패시터들에 대해서독립적인것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 20] 제17항에 있어서,상기 캐패시터 유닛은 하위 전극막들(108, 212b)과, 상기 하위 전극막들 위에 형성된 절연막들(109, 213)과, 상기 절연막들 위에 형성된 상위 전극막들(110, 206)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개는 접촉부 플러그(107b, 210c)에 의해서 반도체 기판(1)내 불순물 영역(105b, 205b)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 21] 제17항에 있어서,상기 캐패시터 유닛은, 하위 전극막들(108, 212b)과, 상기 하위 전극막들 위에 형성된 절연막들(109, 213)과, 상기 절연막들 위에 형성된 상위 전극막들(110, 206)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개의 접촉부 플러그(107b, 210c)에 의해서 상기 워드선들(104a)과 동시에 형성된 막(104b)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 22] 제17항에 있어서,하위 전극막들(212b)과, 상기 하위 전극막들 위에 형성된 절연막들(213)과, 상기 절연막들 위에 형성된 상위 전극막들(206)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개는 접촉부 플러그( 210c)에 의해서 상기 비트선쌍들(208a, 208b)과 동시에 형성된 막(208c)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 23] 제17항에 있어서,상기 캐패시터 유닛은, 반도체 기판의 그루브(groove) 내에 형성된 하위 전극막들(304)과, 상기 하위 전극막들 위에 형성된 절연막들(305)과, 상기 절연막들 위에 형성된 상위 전극막들(306)로 이루어지며, 상기 캐패시터 유닛들중 하나는 상기 하위 전극막들중 하나와, 상기 절연막들중 하나와, 상기 상위 전극막들중 하나에 의해서 형성되며, 상기 하위 전극막들중 2개는 상기 반도체 기판내 불순물 영역(309c)에 결합되고, 상기 제1상위 전극막들중 2개는공통막지는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 24] 제19항에 있어서,상기 부가 캐패시터는, 반도체 기판에 형성된 불순물 영역(105c, 205b)과, 상기 불순물 영역 위에 형성된 절연막(103, 203)과, 상기 절연막 위에 형성된 전극막포함하는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 25] 제24항에 있어서,상기 불순물 영역은 상기 메모리 셀들의 소스/드레인 영역들과 동시에 형성되고, 상기 절연막은 상기 메모리 셀들의 게이트 절연막들과 동시에 형성되며, 상기 전극막은상기워드선과동시형성되는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 26] 제16항에 있어서,선택될 상기 워드 선들의 워드 선이 상기 제1비트선쌍 또는 상기 제2비트선쌍에 결합되는 지를 결정하고, 선택될 워드 선이 상기 비트선쌍에 결합될 때 상기 제1비트선쌍의 상기 부분할 비트선쌍을 전기적으로 분할하고, 선택될 워드 선이 상기 제1비트선쌍에 결합될 때 상기 제2비트선쌍의 상기 부분할 비트선쌍들을 전기적으로 분할하며, 상기 부분할 비트선 쌍들을 상기 비트선쌍들에 대해서 서로 전기적으로 결합하고, 선택될 상기 워드 선들을 선택하며, 상기 분할 비트선쌍들을 전기적으로 서로 분리시키며, 상기 감지 증폭기들을 순차적으로 동작시키고, 상기 감지 증폭기들의 열을 데이터 선들(d0, , d1, )에 결합시키는판독제어 유닛더포함하는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 27] 제26항에 있어서,상기 판독 제어 유닛은 상기 감지 증폭기들을 동작한 후 ,상기 비트선쌍들 각각에 대해서 상기 분할 비트선쌍들을 서로 전기적으로추가결합하는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 28] 제16항에 있어서,선택될 상기 워드 선들의 워드 선이 상기 제1비트선쌍 또는 상기 제2비트선쌍에 결합되는 지를 결정하고, 선택될 워드 선이 상기 제2비트선쌍에 결합될 때 상기 제1비트선쌍의 상기 부분할 비트선쌍을 전기적으로 분할하고, 선택될 워드 선이 상기 제1비트선쌍에 결합될 때 상기 제2비트선쌍의 상기 부분할 비트선쌍들을 전기적으로 분할하며, 상기 분할 비트선쌍들을 서로 전기적으로 분할하고, 상기 분할 비트선쌍들로 전압을 설정하며, 상기 분할 비트선쌍들로 전압을 설정하며, 상기 분할 비트선쌍들을 서로 전기적으로 결합시키고, 상기 감지 증폭기들을 순차적으로 동작시키며, 상기 분할 비트선쌍들을 각각의 상기 비트선쌍들에 대해서 서로 전기적으로 결합시키고, 상기 선들중 하나를 선택하는기록제어 유닛더포함하는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 29] 제16항에 있어서,선택될 상기 워드 선들의 워드 선이 상기 제1비트선쌍 또는 상기 제2비트선쌍에 결합되는 지를 결정하고, 선택될 워드 선이 상기 제2 비트선쌍에 결합될 때 상기 제1비트선쌍의 상기 부분할 비트선쌍을 전기적으로 분할하고, 선택될 워드 선이 상기 제1비트선쌍에 결합될 때 상기 제2비트선쌍의 상기 부분할 비트선쌍들을 전기적으로 분할하며, 상기 부분할 비트선 쌍들을 각각의 상기 비트선쌍들에 대해서 서로 전기적으로 분할하고, 상기 분할 비트선쌍들을 서로 전기적으로 분할하며, 상기 감지 증폭기들을 순차적으로 동작시키며, 상기 분할 비트선쌍들을 각각의 상기 비트선쌍들에 대해서 서로 전기적으로 결합시키는 리프레쉬제어 유닛더포함하는것을특징으로 하는4치 반도체 메모리 디바이스. [청구항 31] 제30항에 있어서,상기제1 및 제3결합 선에 각각 결합되는 2개의 제3캐패시터와, 상기 제2 및 제4결합선 중 하나에 결합된 2개의 제4캐패시터를 더 포함하며, 상기 제3캐패시터의 용량은상기제4캐패시터의용량상이한것을특징으로 하는반도체 디바이스. [청구항 32] 제30항에 있어서,상기제1 및 제3결합선의 표유용량은 상기 제2및제4결합선의표유용량상이한것을특징으로 하는반도체 디바이스. [청구항 33] 제30항에 있어서,상기 제2제어 신호의 타이밍nan은상기제3제어신호의타이밍상이한것을특징으로 하는반도체 디바이스. [청구항 34] 제30항에 있어서,상기제1, 제2, 제3,제4결합선에 결합된다치 메모리셀더포함하는것을특징으로 하는반도체 디바이스. [청구항 36] 제35항에 있어서,상기 제1내지 제8결합 선은거의동일한것을특징으로 하는반도체 디바이스. [청구항 37] 제35항에 있어서,상기 제4제어 신호의 타이밍nan은상기제5제어신호의타이밍상이한것을특징으로 하는반도체 디바이스.