문맥 (context)
[청구항 1]
외부 클럭을 입력받는 버퍼와
dll부와; 상기 dll부로 입력되는 일신호를 소정의 시간동안 딜레이시켜 입력하는 딜레이 모니터부
및 내부 클럭 출력부를 포함하여 구성된 반도체 딜레이 동기 회로에 있어서
상기 딜레이 모니터부에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제1차지부와
버퍼에서 출력된 클럭과, 리셋 신호를 인가받아 차지시키는 제2차지부
및 상기 제1차지부와 제2차지부 사이에 연결된 전류 미러부를 포함하는 dll부를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터를 포함하는 딜레이 동기 회로(dll)
[청구항 2]
제1항에 있어서,상기 제1차지부는 딜레이 모니터부에서 출력된 스타트 신호를 게이트단으로 인가받고, 소스단은 전원전압을 인가받는 제1모스 트랜지스터와; 리셋신호를 게이트단으로 인가받고, 소스단은 접지되며, 드레인단은 상기 제1모스 트랜지스터의 드레인단과 연결된 제2모스 트랜지스터; 및 상기 제2 n-모스 트랜지스터와 병렬로 연결되며, 일측에 상기 제1모스 트랜지스터의 드레인단에 캐패시터를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터포함하는딜레이 동기 회로(dll).
[청구항 3]
제1항에 있어서,상기 제2차지부는 버퍼에서 출력된 스탑 신호를 게이트단으로 인가받고, 소스단은 전원전압을 인가받은 제1모스 트랜지스터와; 리셋신호를 게이트단으로 인가받고, 소스단은 접지되며, 드레인단은 상기 제1모스 트랜지스터의 드레인단과 연결된 제2모스 트랜지스터; 및 상기 제2모스 트랜지스터와 병렬로 연결되며, 일측이 상기 제1모스 트랜지스터의 드레인단에 연결된 캐패시터를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터포함하는딜레이 동기 회로(dll).
[청구항 4]
제3항에 있어서,상기 캐패시터는 상기 제1차지부의 캐패시터와 동일한 용량 및 동일한 조건을 가진 캐패시터를 사용하는 것을 특징으로 하는 아날로그 컨버터포함하는딜레이 동기 회로(dll).
[청구항 5]
제1항에 있어서,상기 전류 미러부는 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 제1, 제2모스 트랜지스터와; 드레인단은 상기 각각의 제1 및 제2모스 트랜지스터 드레인단에 연결되고, 게이트단은 상기 제1차지부와, 제2차지부 각각에 연결되는 복수의 제3, 제4모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 아날로그 컨버터포함하는딜레이 동기 회로(dll).
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
반도체 딜레이 동기 회로의 dll부 구성 요소 중, 제1차지부와 제2차지부 사이에서 연결되어 각 차지부의 게이트단에 연결되는 전류 미러부의 세부 구성을 설명하는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation질문은 dll부의 구성 요소인 전류 미러부의 세부 구성을 설명할 것을 요구한다.
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2정보 추출
information_extraction청구항 5에서 전류 미러부의 구성을 정의하는 정보를 추출한다.
- 상기 전류 미러부는 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 제1, 제2모스 트랜지스터와; 드레인단은 상기 각각의 제1 및 제2모스 트랜지스터 드레인단에 연결되고, 게이트단은 상기 제1차지부와, 제2차지부 각각에 연결되는 복수의 제3, 제4모스 트랜지스터를 포함하여 구성되는 것
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3근거 선택
evidence_selection전류 미러부의 구성 요소인 제1, 제2모스 트랜지스터와 제3, 제4모스 트랜지스터에 관한 구절을 선택한다.
- 상기 전류 미러부는 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 제1, 제2모스 트랜지스터와; 드레인단은 상기 각각의 제1 및 제2모스 트랜지스터 드레인단에 연결되고, 게이트단은 상기 제1차지부와, 제2차지부 각각에 연결되는 복수의 제3, 제4모스 트랜지스터를 포함
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4논리 통합
logical_integration추출된 정보를 바탕으로 전류 미러부가 어떻게 구성되어 제1차지부와 제2차지부에 연결되는지 논리적으로 결합한다.
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5결론 도출
conclusion_formulation전류 미러부는 소스단이 전원전압에 연결되고 게이트단이 상호 연결된 제1, 제2모스 트랜지스터, 그리고 드레인단이 각각의 제1, 제2모스 트랜지스터 드레인단에 연결되면서 게이트단이 제1차지부 및 제2차지부에 연결되는 제3, 제4모스 트랜지스터로 구성됨을 도출한다.
- 상기 전류 미러부는 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 제1, 제2모스 트랜지스터와; 드레인단은 상기 각각의 제1 및 제2모스 트랜지스터 드레인단에 연결되고, 게이트단은 상기 제1차지부와, 제2차지부 각각에 연결되는 복수의 제3, 제4모스 트랜지스터를 포함
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6답변 생성
answer_generation정리된 내용을 바탕으로 질문에 대한 최종 답변을 작성한다.
최종 답변 (final_answer)
전류 미러부는 다음과 같이 구성된다.
1. 소스단은 전원전압을 인가받고 게이트단은 상호 연결된 복수의 제1, 제2모스 트랜지스터
2. 드레인단은 상기 각각의 제1 및 제2모스 트랜지스터 드레인단에 연결되고, 게이트단은 상기 제1차지부와 제2차지부 각각에 연결되는 복수의 제3, 제4모스 트랜지스터
핵심 해석 (core_interpretation)
본 발명은 제1, 제2모스 트랜지스터와 제3, 제4모스 트랜지스터의 연결 구조를 통해 제1차지부와 제2차지부 사이에서 전류를 미러링하는 전류 미러부의 구성을 정의하고 있다.