데이터 입출력 회로 및 데이터 입출력 방법 document_id 1019970026473

[청구항 1] 기준 클락에 동기되어 동작하는 반도체 메모리 장치에 있어서, 액티브 영역이 겹치지 아니하는 복수개의 비중복(nonoverlapping) 클락들을 발생시키는 비중복 클락 발생기 소정의 기준전압을 제1 입력 신호로, 외부 데이터 신호를 제2 입력 신호로 하며, 상기 외부 데이터 신호를 상기 기준전압과 비교하여 예비 데이터 신호를 출력하는 입력 리시버; 및 상기 복수개의 비중복 클락 각각에 응답하여 상기 예비 데이터 신호를 반도체 메모리 장치 내부로 입력하는 복수개의 내부 입력 수단을 구비하는 것을 특징으로 하는 데이터 입력 회로 [청구항 2] 제1 항에 있어서,상기 입력 리시버는상기 기준전압이 그 자신의 반전입력단자에 접속되고, 상기 외부 데이터 신호가 그 자신의 비반전입력단자에 접속되며, 상기 기준전압에 대한 상기 외부 데이터 신호의 차이를 증폭하여 출력하는비교기인것을특징으로 하는데이터 입력 회로. [청구항 3] 제1 항에 있어서,상기 내부 입력 수단들은그 자신의 d입력에 상기 예비 데이터 신호가 접속되고, 그 자신의 클락 입력에 상기 비중복 클락 각각이 접속되는 d플립-플럽들을 구비하며,상기 d플립-플럽은 접속되어 있는 특정의 클락이 액티브될 때에, 상기 예비 데이터 신호를 입력하여비반전출력하는것을특징으로 하는데이터 입력 회로. [청구항 4] 기준 클락에 동기되어 동작하는 반도체 메모리 장치에 있어서, 액티브 영역이 겹치지 아니하는 복수개의 비중복(nonoverlapping) 클락들을 발생시키는 비중복 클락 발생기 복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락 각각에 의하여 선택된 내부 데이터 신호를 출력하는 멀티 플렉서; 및 그 자신의 출력단은 도체에 접속되고 그 자신의 입력단에는 상기 멀티 플렉서의 출력단이 접속되어, 상기 멀티 플렉서의 출력 신호에 의하여 구동되는 드라이버를 구비하는 것을 특징으로 하는 데이터 출력 회로 [청구항 5] 제4 항에 있어서,상기 멀티 플렉서는상기 복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락를 선택 신호로 입력하여, 상기 비중복 클락이 액티브될 때에 선택된내부데이터 신호출력하는것을특징으로 하는데이터 출력 회로. [청구항 6] 제4 항에 있어서,상기 드라이버는그 자신의 드레인은 도체에 접속되고, 그 자신의 소스는 접지 전압에 접속되며, 그 자신의 게이트에는 상기 멀티 플렉서의 출력단이 접속되어, 상기 멀티 플렉서의 출력 신호에 응답하여 턴온 또는 턴오프되는모스 트랜지스터구비하는것을특징으로 하는데이터 출력 회로. [청구항 7] 기준 클락에 동기되어 동작하는 반도체 메모리 장치에 있어서, 액티브 영역이 겹치지 아니하는 복수개의 비중복(nonoverlapping) 클락들을 발생시키는 비중복 클락 발생기 복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락 각각에 의하여 선택된 내부 데이터 신호를 출력하는 멀티 플렉서 상기 멀티 플렉서의 출력 신호를 래치하는 래치부; 및 그 자신의 출력단은 도체에 접속되고 그 자신의 입력단에는 상기 래치부의 출력단이 접속되어, 상기 래치부의 출력 신호에 의하여 구동되는 드라이버를 구비하는 것을 특징으로 하는 데이터 출력 회로 [청구항 8] 제7 항에 있어서,상기 멀티 플렉서는상기 복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락를 선택 신호로 입력하여, 상기 비중복 클락이 액티브될 때에 선택된내부데이터 신호출력하는것을특징으로 하는데이터 출력 회로. [청구항 9] 제7 항에 있어서,상기 드라이버는그 자신의 드레인은 도체에 접속되고, 그 자신의 소스는 접지 전압에 접속되며, 그 자신의 게이트에는 상기 래치부의 출력단이 접속되어, 상기 래치부의 출력 신호에 응답하여 턴온 또는 턴오프되는모스 트랜지스터구비하는것을특징으로 하는데이터 출력 회로. [청구항 10] 기준 클락에 동기되어 동작하는 반도체 메모리 장치에 있어서, 액티브 영역이 겹치지 아니하는 복수개의 비중복(nonoverlapping) 클락들을 발생시키는 비중복 클락 발생기 복수개의 내부 데이터 신호들을 상기 비중복 클락 각각에 응답하여 선택적으로 출력하는 데이터 출력 회로 그 자신의 한쪽 단자가 상기 데이터 출력 회로와 접속되는 도체; 및 입력 단자가 상기 도체의 다른 한쪽 단자와 접속되고, 상기 비중복 클락에 응답하여 상기 도체의 데이터 신호를 선택적으로 입력하는 데이터 입력 회로를 구비하는 것을 특징으로 하는 데이터 입출력 회로 [청구항 11] 제10 항에 있어서,상기 데이터 입력 회로는소정의 기준전압을 제1 입력 신호로, 외부 데이터 신호를 제2 입력 신호로 하며, 상기 외부 데이터 신호를 상기 기준전압과 비교하여 예비 데이터 신호를 출력하는 입력 리시버; 및상기 복수개의 비중복 클락 각각에 응답하여 상기 예비 데이터 신호를 반도체 메모리 장치 내부로 입력하는복수개의내부입력수단구비하는것을특징으로 하는데이터 입출력 회로. [청구항 12] 제11 항에 있어서,상기 입력 리시버는상기 기준전압이 그 자신의 반전입력단자에 접속되고, 상기 외부 데이터 신호가 그 자신의 비반전입력단자에 접속되며, 상기 기준전압에 대한 상기 외부 데이터 신호의 차이를 증폭하여 출력하는비교기인것을특징으로 하는데이터 입출력 회로. [청구항 13] 제11 항에 있어서,상기 내부 입력 수단들은그 자신의 d입력에 상기 예비 데이터 신호가 접속되고, 그 자신의 클락 입력에 상기 비중복 클락 각각이 접속되는 d플립-플럽들을 구비하며,상기 d플립-플럽은 접속되어 있는 특정의 클락이 액티브될 때에, 상기 예비 데이터 신호를 입력하여비반전출력하는것을특징으로 하는데이터 입력 회로. [청구항 14] 제10 항에 있어서,상기 데이터 출력 회로는복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락 각각에 의하여 선택된 내부 데이터 신호를 출력하는 멀티 플렉서;상기 멀티 플렉서의 출력 신호를 래치하는 래치부; 및그 자신의 출력단은 도체에 접속되고 그 자신의 입력단에는 상기 래치부의 출력단이 접속되어, 상기 래치부의 출력 신호에 의하여 구동되는드라이버구비하는것을특징으로 하는데이터 입출력 회로. [청구항 15] 제14 항에 있어서,상기 멀티 플렉서는상기 복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락를 선택 신호로 입력하여, 상기 비중복 클락이 액티브될 때에 선택된내부데이터 신호출력하는것을특징으로 하는데이터 입출력 회로. [청구항 16] 제14 항에 있어서,상기 드라이버는그 자신의 드레인은 도체에 접속되고, 그 자신의 소스는 접지 전압에 접속되며, 그 자신의 게이트에는 상기 멀티 플렉서의 출력단이 접속되어, 상기 멀티 플렉서의 출력 신호에 응답하여 턴온 또는 턴오프되는모스 트랜지스터구비하는것을특징으로 하는데이터 입출력 회로. [청구항 17] 제10 항에 있어서,상기 출력 회로는복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락 각각에 의하여 선택된 내부 데이터 신호를 출력하는 멀티 플렉서;상기 멀티 플렉서의 출력 신호를 래치하는 래치부; 및그 자신의 출력단은 도체에 접속되고 그 자신의 입력단에는 상기 래치부의 출력단이 접속되어, 상기 래치부의 출력 신호에 의하여 구동되는드라이버구비하는것을특징으로 하는데이터 출력 회로. [청구항 18] 제17 항에 있어서,상기 멀티 플렉서는상기 복수개의 내부 데이터 신호들을 입력 신호들로 하며, 상기 비중복 클락를 선택 신호로 입력하여, 상기 비중복 클락이 액티브될 때에 선택된내부데이터 신호출력하는것을특징으로 하는데이터 입출력 회로. [청구항 19] 제17 항에 있어서,상기 드라이버는그 자신의 드레인은 도체에 접속되고, 그 자신의 소스는 접지 전압에 접속되며, 그 자신의 게이트에는 상기 래치부의 출력단이 접속되어, 상기 래치부의 출력 신호에 응답하여 턴온 또는 턴오프되는모스 트랜지스터구비하는것을특징으로 하는데이터 입출력 회로.