가공데이터 · 특허 지식베이스

CEPT계 1차군 다중화 장치의 원격제어 장치 및 방법 document_id 1019970037694

출원번호
1019970037694
분류
전기(H섹션)
문맥 (context)
[청구항 1] 소정의 자국 다중화 장치를 이용하여 불특정한 원격지의 다중화 장치를 무인으로 제어하기 위해 상기 자국 다중화 장치측에 설치하는 mmi와 상기 mmi장치가 연결되어 있으며, 자국측의 각종 단말기에서 출력되는 신호를 다중화 시키는 자국 다중화 장치와 상기 자국 다중화 장치의 내부에 장착하여, 상기 자국 다중화 장치및 불특정한 원격지 다중화 장치를 제어하는 자국 원격제어장치와 불특정한 원격지의 각종 단말기에서 출력되는 신호를 다중화 시키는 제 1 원격지 다중화 장치와 상기 제 1 원격지 다중화 장치의 내부에 장착하여, 상기 제 1 원격지 다중화 장치를 무인으로 제어하는 제 1 원격제어장치와 상기 제 1 원격지 다중화 장치와 같은 기능을 수행하는 제 2 원격지 다중화 장치와 상기 제 2 원격지 다중화 장치의 내부에 장착하여, 상기 제 2 원격지 다중화 장치를 무인으로 제어하는 제 2 원격제어장치와 상기 제 1 원격지 다중화 장치 및 제 2 원격지 다중화 장치와 같은 기능을 수행하는 제 3 원격지 다중화 장치와 상기 제 3 원격지 다중화 장치의 내부에 장착하여, 상기 제 3 원격지 다중화 장치를 무인으로 제어하는 제 3 원격제어장치를 포함하여 구성된 것을 특징으로 하는 cept계 1차군 다중화 장치의 원격제어 장치 [청구항 2] 제 1항에 있어서,상기mmi는 일반적인 pc나 터미날을 이용하여 자국측의 다중화 장치에 연결하여사용하는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 3] 제 1항에 있어서,상기 자국 다중화 장치에 연결되는 각 원격지 다중화 장치는 마지막 원격지 다중화 장치에 소정의 e1라인을 이용하여 다수개의 원격지 다중화 장치를 연결하여 설치할 수있는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 4] 제 1항에 있어서,상기 자국 다중화 장치, 제 1 원격지 다중화 장치, 제 2 원격지 다중화 장치 및 제 3 원격지 다중화 장치에는소정부여되는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 5] 제 1항에 있어서,상기 자국 다중화 장치, 제 1 원격지 다중화 장치, 제 2 원격지 다중화 장치 및 제 3 원격지 다중화 장치에 부여된 id는 십진수를 사용하고, id 자리의 수가 n 자리일 경우 제어할 수 있는 원격지의 장치는 10n - 1개 이며, 두자리의 id를 사용할 경우에 제어할 수 있는 원격지의 장치는 자국의 장치를 뺀99개인것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 6] 제 1항에 있어서,상기 원격제어장치는, 8비트 정수배로 이루어지는 연속된 비트열을 송수신하는 e1 프레머와; 상기 e1 프레머에서 수신된 데이터의 상태를 mmi 장치를 이용하여 제어할 수 있는 형태로 변환시키는 fpga부와; 각 원격지 다중화 장치에 부여된 id가 현재 동작중인 장치의 id와 일치할 경우에 명령 코드에 따라 시스템 운영에 관한 제반 동작을 수행하고, id가 일치하지 않을 경우에는 분기형의 또다른 링크로 데이터를 전달하는 제어부를 포함하여구성된것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 7] 제 6 항에 있어서,상기fpga부는, e1 프레임에서 수신된 데이터로 부터 5 비트들을 추출하는 sa 비트 추출부와; 상기 sa 비트 추출부에서 추출된 2개의 프레임마다 5비트씩 들어오는 sa 비트들을 4개의 프레임마다 10비트의 데이터로 변환시키는 직병렬 변환부와; 상기 직병렬 변환부에서 상위 및 하위 니블이 정확하게 구분되어 10비트의 병렬 데이터가 완성되었을때, 소정의 데이터를 저장하는 수신 데이터 저장부와; 상기 제어부에서 송신할 데이터가 있는 경우, 송신할 데이터를 저장하는 송신 데이터 저장부와; 상기 송신 데이터 저장부에 저장되어 있는 8비트 데이터를 직렬데이터로 변환시키는 병직렬 변환부와; 상기 병직렬 변환부에서 변환된 직렬데이터를 e1 프레임에서 타임슬롯 0번의 sa 비트 위치에 삽입시키는 sa 비트 삽입부를 포함하여구성된것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 8] 제 7항에 있어서,비트 추출부는 e1 프레임에서 수신된 데이터로 부터 2프레임당 5비트의 sa 비트들을 추출하는데, itu-t g.704의 멀티프레임 구성에서 프레임 동기신호를 포함하지 않는 짝수번째 프레임의 타임슬롯 0번 중에서 sa비트들위치의5비트들추출하는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 9] 제 7항에 있어서,상기 직병렬 변환부는, 상기 sa 비트 추출부에서 추출된 10비트의 데이터중 처음 2개의 프레임에서 들어온 sa 비트중 sa4가 1인경우 sa5 ∼ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인경우 sa5 ∼ sa8은하위니블나타내는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 10] 제 7항에 있어서,상기 수신 데이터 저장부는, 니블구분 비트인 2개의 sa비트를 빼어버린나머지8비트의데이터저장하는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치. [청구항 11] 제 7항에 있어서,상기 병직렬 변환부는, 상하위 니블구분비트 1과 0을 sa4의 위치에 세트시켜10비트의직렬데이터변환시키는것을특징으로 하는cept계 1차군 다중화 장치의 원격제어 장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
원격제어장치의 FPGA부 내에서 직병렬 변환부가 10비트의 데이터를 완성하기 위해 sa 비트 추출부로부터 전달받은 데이터 중, 상위 니블과 하위 니블을 구분하는 기준은 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    원격제어장치의 FPGA부 내 직병렬 변환부가 10비트 데이터를 완성할 때 상위 니블과 하위 니블을 구분하는 기준을 찾는 것이다.

  2. 2정보 추출information_extraction

    청구항 9에서 직병렬 변환부의 니블 구분 방식에 관한 기술적 내용을 추출한다.

    • 상기 직병렬 변환부는, 상기 sa 비트 추출부에서 추출된 10비트의 데이터중 처음 2개의 프레임에서 들어온 sa 비트중 sa4가 1인경우 sa5 ∼ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인경우 sa5 ∼ sa8은하위니블나타내는것을특징으로 하는
  3. 3근거 선택evidence_selection

    상위/하위 니블 구분 기준이 명시된 구절을 선택한다.

    • 처음 2개의 프레임에서 들어온 sa 비트중 sa4가 1인경우 sa5 ∼ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인경우 sa5 ∼ sa8은하위니블나타내는것
  4. 4논리 통합logical_integration

    sa4 비트의 값이 1이면 상위 니블, 0이면 하위 니블로 구분한다는 논리를 통합한다.

    • sa4가 1인경우 sa5 ∼ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인경우 sa5 ∼ sa8은하위니블나타내는것
  5. 5결론 도출conclusion_formulation

    질문에 대한 직접적인 답변을 구성한다. 기준은 sa4 비트의 값이다.

    • sa4가 1인경우 sa5 ∼ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인경우 sa5 ∼ sa8은하위니블나타내는것
  6. 6답변 생성answer_generation

    추출된 정보를 바탕으로 최종 답변을 작성한다.

    • sa4가 1인경우 sa5 ∼ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인경우 sa5 ∼ sa8은하위니블나타내는것
최종 답변 (final_answer)
처음 2개의 프레임에서 들어온 sa 비트 중 sa4가 1인 경우 sa5 ~ sa8은 상위 니블임을 나타내고, 나중 2개의 프레임에서 들어온 sa4가 0인 경우 sa5 ~ sa8은 하위 니블임을 나타낸다.
핵심 해석 (core_interpretation)
FPGA부의 직병렬 변환부가 sa4 비트의 값(1 또는 0)을 기준으로 데이터의 상위 니블과 하위 니블을 구분하여 10비트 데이터를 완성하는 기술에 관한 것이다.