위상동기루프 document_id 1019970082306

[청구항 1] 위상 동기 루프로 입력되는 입력 클럭 신호(iclk)와 상기 위상 동기 루프로부터 출력되는 출력 클럭 신호의 위상 차이를 검출하여 제1 및 제2 위상 검출 신호들을 발생하는 위상 주파수 검출기와 상기 위상 주파수 검출기에 연결되며 상기 제1 및 제2 위상 검출 신호들에 응답하여 소정의 전류를 출력하는 충전 펌프와 상기 충전 펌프에 연결되며 상기 소정의 전류에 포함된 고주파 잡음을 제거하여 전압 신호를 발생하는 루프 필터와 상기 루프 필터에 연결되며 상기 전압 신호를 입력하여 소정의 주파수를 갖는 신호를 발생하는 전압 제어 발진기와 상기 전압 제어 발진기로부터 발생되는 신호의 듀티 사이클 특성을 향상시켜서 상기 출력 클럭 신호로서 발생하는 듀티 사이클 조정 버퍼를 포함하여 이루어진 위상 동기 루프에 있어서, 상기 전압 제어 발진기의 입력단에 연결되어서 상기 동기 위상 루프의 초기 동작 시간을 빠르게하는 파워업 회로를 더 포함하는 것을 특징으로 하는 동기 위상 루프 [청구항 2] 제1 항에 있어서,상기 제1 위상 검출 신호는 상기 출력 클럭 신호의 위상이 상기 입력 클럭 신호보다 빠른 경우에 로우 레벨로 되는 다운 신호이고, 상기 제2 위상 검출 신호는 상기 출력 클럭 신호의 위상이 상기 입력 클럭 신호보다 늦는 경우에 하이 레벨로 되는업신호인것을특징으로 하는위상 동기 루프. [청구항 3] 제1 항에 있어서,상기 충전 펌프는 상기 제1 및 제2 위상 검출 신호들과 각각 상기 제1 및 제2 위상 검출 신호들의 반전 신호들인 제1 및 제2 상보 위상 반전 신호들을 입력하고 상기 제1 위상 검출 신호가 하이 레벨이고 상기 제2 위상 검출 신호는 로우 레벨이면 상기 소정의 전류를 출력하고, 상기 제1 위상 검출 신호가 로우 레벨이고 상기 제2 위상 검출 신호는 하이 레벨이면 상기 소정의 전류는 중단되는 차동 증폭부와; 및상기 차동 증폭부에 연결되며 상기 차동 증폭부에 일정한 전류를 제공하는 제1및제2전류원들포함하는것을특징으로 하는위상 동기 루프. [청구항 4] 제3 항에 있어서,상기 차동 증폭부는 상기 제1 전류원에 소오스가 연결되고 상기 제2 위상 검출 신호에 의해 게이팅되는 pmos 트랜지스터와;상기 pmos 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 위상 검출 신호에 의해 게이팅되며 상기 제2 전류원에 드레인이 연결되는 다른 pmos 트랜지스터와;상기 제1 전류원에 드레인이 연결되고 상기 제2 위상 검출 신호의 반전 신호에 의해 게이팅되는 nmos 트랜지스터와; 및상기 nmos 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 위상 검출 신호의 반전 신호에 의해 게이팅되며 상기 제2 전류원에 소오스가 연결되는 다른 nmos트랜지스터포함하는것을특징으로 하는위상 동기 루프. [청구항 5] 제3 항에 있어서,상기제1 및 제2 전류원들은전원 전압이 소오스에 인가되고 게이트와 드레인은 서로 연결되는 제1 pmos 트랜지스터와;상기 전원 전압이 소오스에 인가되고 상기 제1 pmos 트랜지스터의 게이트에 게이트가 연결되며 드레인은 상기 차동 증폭부에 연결되는 제2 pmos 트랜지스터와;상기 제1 pmos 트랜지스터의 드레인에 소오스가 연결되며 게이트와 드레인은 서로 연결되는 제3 pmos 트랜지스터와;상기 제3 pmos 트랜지스터의 드레인과 게이트가 공통으로 연결되는 제1 nmos 트랜지스터와;상기 제1 nmos 트랜지스터의 소오스에 드레인과 게이트가 공통으로 연결되며 소오스는 접지되는 제2 nmos 트랜지스터와; 및상기 차동 증폭부에 드레인이 연결되며 상기 제2 nmos 트랜지스터의 게이트에 게이트가 연결되며 소오스는 접지되는 제3 nmos트랜지스터포함하는것을특징으로 하는위상 동기 루프. [청구항 6] 제1 항에 있어서,상기 파워업 회로는 전원 전압에 연결된 제1 캐패시터와;상기 제1 캐패시터에 입력단이 연결되는 제1 인버터와;상기 제1 인버터의 출력단에 입력단이 연결되고 상기 제1 캐패시터에 출력단이 연결되는 제2 인버터와;상기 제1 인버터의 출력단과 전원 전압 사이에 연결되는 제2 캐패시터와;상기 제1 인버터의 출력단에 입력단이 연결되는 제3 인버터와;상기 제3 인버터의 출력단과 접지단 사이에 연결되는 저항과;상기 제3 인버터의 출력단과 접지단 사이에 연결되는 제3 캐패시터와;상기 제3 인버터의 출력단에 입력단이 연결되는 제4 인버터와;상기 제4 인버터의 출력단과 전원 전압 사이에 연결되는 제4 캐패시터와;상기 제4 인버터의 출력단에 입력단이 연결되는 제5 인버터와;상기 제5 인버터와 접지단 사이에 연결되는 제5 캐패시터와;상기 제2 인버터의 출력단에 드레인이 연결되고 상기 제5 인버터의 출력단에 게이트가 연결되며 소오스는 접지되는 nmos 트랜지스터와;상기 제5 인버터의 출력단에 직렬로 연결된 제6 및 제7 인버터들과;상기 제7 인버터의 출력단에 직렬로 연결된 인버터 체인과; 상기 제7 인버터의 출력단에 입력단이 연결되는 제8 인버터와; 상기 제8 인버터의 출력단과 상기 인버터 체인의 출력단에 입력단이 연결되고 출력단으로부터 상기 파워업 회로의 출력을 발생하는제9인버터포함하는것을특징으로 하는위상 동기 루프. [청구항 7] 제1 항에 있어서,상기 전압 제어 발진기는 다수개의 인버터들을 구비하는링카운터인것을특징으로 하는위상 동기 루프. [청구항 8] 제7 항에 있어서,상기 인버터들은모두7개인것을특징으로 하는위상 동기 루프. [청구항 9] 제1 항에 있어서,상기 듀티 사이클 조정 버퍼는 d플립플롭구성하는것을특징으로 하는위상 동기 루프. [청구항 10] 제9 항에 있어서,상기 듀티 사이클 조정 버퍼는 상기 전압 제어 발진기의 출력이 nmos 트랜지스터의 게이트에 인가되고 상기 전압 제어 발진기의 출력의 반전 신호가 pmos 트랜지스터의 게이트에 인가되는 제1 및 제2 전송 게이트들과;상기 전압 제어 발진기의 출력이 pmos 트랜지스터의 게이트에 인가되고 상기 전압 제어 발진기의 출력의 반전 신호가 nmos 트랜지스터의 게이트에 인가되는 제3 및 제4 전송 게이트들과;상기 제1 및 제2 전송 게이트들의 출력들을 반전시켜서 상기 제2 전송 게이트의 입력단에 인가하는 제1 인버터와;상기 제1 인버터의 출력을 반전시켜서 상기 제1 전송 게이트의 입력단에 인가하는 제2 인버터와;상기 제4 전송 게이트의 출력을 반전시키는 제3 인버터와; 및상기 제3 인버터의 출력을 반전시켜서 상기 제3 및 제4 전송 게이트들의 입력단들로 인가하는제4인버터포함하는것을특징으로 하는위상 동기 루프.