문맥 (context)
[청구항 1]
데이터 전송 버스 시스템에 있어서,
복수개의 노드와;
상기 복수개의 노드가 서로 연결된 링 버스를 포함하고,
상기 링 버스는 연속적인 복수의 버스 사이클을 전송하고, 각 버스 사이클은 복수의 버스 워드를 포함하고, 이 버스 워드 중 하나의 버스 워드는 버스 사이클 동기화 워드이고 그 나머지 버스 워드는 데이터 워드이며, 상기 복수의 데이터 워드는 복수의 데이터 채널에 할당되며, 상기 복수개의 노드는 각각 복수개의 데이터 워드를 동시에 수신할 수 있으며 하나 이상의 버스 워드를 수신하면 중재를 수행하고, 상기 중재 중에는 경쟁 노드는 복수의 연속되는 상태를 가지는 프리앰블을 생성하는데, 상기 상태는 상위 상태(superior state)와 하위 상태(inferior state) 중 하나이고, 상기 연속되는 상태를 제어 비트 필드와 비교하여 제어 채널로의 접근을 결정하는 것을 특징으로 하는 데이터 전송 버스 시스템
[청구항 2]
제1항에 있어서,복수개의 노드는 각각 입력 콘넥터와 출력 콘넥터를 포함하고, 상기 링 버스는 복수의 케이블을 포함하며, 각 케이블은 포워드 데이터 패스, 리버스 데이터 패스 및 각 케이블 말단상의 플러그를 가지며, 각 케이블은 링 버스 내에서 한 노드의 입력 콘넥터와 연속되는 노드의 출력 콘넥터 사이를 연결하고, 한 노드의 출력 콘넥터와 상기 노드에 후속하는노드의입력콘넥터사이연결하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 3]
제2항에 있어서,노드에 있는 입력 콘넥터와 출력 콘넥터는 포워드 패스 터미널과 리버스 패스 터미널을 각각 포함하고,각 노드는(1) 입력 레지스터 및 출력 레지스터와;(2) 상기 입력 콘넥터와 출력 콘넥터에 플러그가 언제 삽입되는 지를 결정하는 검출기와;(3) 상기 검출기에 의해 플러그가 상기 출력 콘넥터에 인입되고 플러그가 입력 콘넥터에 인입되지 않은 것을 검출할 때 입력 레지스터를 출력 콘넥터에 있는 리버스 패스 터미널을 입력 레지스터에 연결하고 출력 콘넥터에 인입되고 플러그가 상기 출력 콘넥터에 인입되지 않을 것을 검출할 때, 상기 입력 레지스터를 상기 입력 콘넥터에 있는 상기 포워드 패스 터미널을 연결하고 상기 출력 레지스터를 상기 입력 콘넥터에 있는 상기 리버스 패스 터미널에 연결하고, 상기 검출기에 의해 플러그가 상기 입력 콘넥터와 상기 출력 콘넥터에 인입되는 것을 검출할 때 상기 입력 레지스터를 상기 입력 콘넥터에 있는 상기 포워드 패스 터미널에 연결하고 상기 출력 레지스터를 상기 출력 콘넥터에 있는 상기 포워드 패스 터미널에 연결하며 상기 출력 콘넥터에 있는 상기 리버스 패스 터미널을 상기 입력 콘넥터에 있는 상기 리버스 패스 터미널에 연결하는스위치를추가구비하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 4]
제2항에 있어서,자신의 출력 콘넥터에만 연결된 케이블을 갖는 최초 노드인 제1 노드와, 자신의 입력 콘넥터에만 연결되는 케이블을 갖는마지막노드를추가포함하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 5]
제4항에 있어서,상기 버스 시스템에 있는 제1 노드는 상기 마스터 노드로 지정되어상기버스시스템을초기화시키는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 6]
제5항에 있어서,상기 마스터 노드는 상기 버스 시스템을 초기화하는 동안 식별 필드를 갖는 네임 명령을 링 버스에 전송함으로써 상이한 식별 번호를 상이한 노드에 할당하고,상기 마스터 노드는 식별 번호 1로 할당되고, 1로 설정된 식별 필드를 갖는 네임 명령을 전송하며,상기 네임 명령을 수신하는 각 노드는 식별 필드를 증분하고, 증분된 식별 필드의 식별 번호를 자기 자신에 할당하며, 상기 식별 필드의 식별 번호를 갖는 차기 노드에자신의네임명령전송하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 7]
제5항에 있어서,상기 노드는 각각 적어도 2개의 데이터 워드를 포함히기에 충분한 비트를 갖는 입력 레지스터를 포함하며, 1워드 지연과 2 워드 지연중 하나의 지연만큼 자신의 입력 콘넥터에서 자신의 출ㄹ력 콘넥터로의 워드 루트를 설정할 수 있고, 하나의 워드 지연으로 자신의 입력 콘넥터에서 자신의 출력 콘넥터로 워드의 초기 루트를 정하고,상기 마스터 노드는 상기 링을 통해 연속적인 링 지연 명령을 전송함으로써 미리 정해진 복수개의 워드 모듈로가 되도록 상기 링 버스에 워드 지연을 조정하고, 각 노드는 두 개의 워드 지연만큼 자신의 입력 콘넥터에서 자신의 출력 콘넥터로 워드의 루트를 정함으로써 응답하는 링 지연 명령을 수신하고, 상기 버스로부터링지연명령제거하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 8]
제7항에 있어서,상기 링에 노드의 수가 4개 이하인 경우 상기 마스터 노드는 링 버스의 워드 지연을 조절하여 모듈로 4가 되게하고, 링에 노드의 수가 3개 이하인 경우 상기 마스터 노드는 상기 링 버스의 워드 지연을 조절하여모듈되게하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 9]
제5항에 있어서,상기 노드는 각각노드 클럭과;상기 링 버스를 통하여 워드 동기화 명령을 상기 복수의 노드에 전송함으로써 상기 복수의 노드의 워드 클럭을 동기화하는상기마스터노드포함하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 10]
제9항에 있어서,상기 마스터 노드는 적어도 2개의 워드를 유지하기에 충분한 복수의 비트를 갖는 입력 레지스터를 포함하고, 상기 입력 레지스터에 있는 어느 비트가 한 워드 시간에 상기 워드 동기화 명령을 갖는지 검출하고 입력 레지스터에 있는 상기 버스로부터 워드를 수신하는 위치를 이용하여 상기 링 버스를 통해비정수워드지연보상하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 11]
제1항에 있어서,제어 채널을 추가로 포함하고, 상기 제어 채널의 하나의 비트는 각버스 사이클동기화 워드전송되는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 12]
제1항에 있어서,버스 워드는동기화 비트와복수의데이터 비트포함하는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 13]
제12항에 있어서,상기 복수의 데이터 비트에 있는복수의비트8비트인것을특징으로 하는데이터 전송 버스 시스템.
[청구항 14]
제12항에 있어서,데이터 워드는 논리 "0"으로 설정된 동기화 비트를 가지고, 복수의 명령과 동기화 워드는 논리 "1"로 설정된동기화 비트가지는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 15]
제1항에 있어서,버스 사이클에 있는상기복수의버스워드88워드인것을특징으로 하는데이터 전송 버스 시스템.
[청구항 16]
제1항에 있어서,상기 링 버스는 일정 수의 데이터 채널을 전송하고, 상기 복수의 데이터 워드는 연속적인 그룹으로 분배되며, 각 그룹은 일정 수의 데이터 채널과 같은 수의 데이터 워드를 포함하고, 상기 각 그룹에 있는 데이터 워드는 각각 상이한데이터 채널할당되는것을특징으로 하는데이터 전송 버스 시스템.
[청구항 17]
제16항에 있어서,상기 일정 수의 데이터 채널은 8개의 데이터채널인것을특징으로 하는데이터 전송 버스 시스템.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
데이터 전송 버스 시스템에서 중재 과정 중 경쟁 노드가 생성하는 프리앰블의 상태는 무엇이며, 이 상태가 제어 채널 접근 결정에 어떻게 활용되는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation데이터 전송 버스 시스템의 중재 과정에서 경쟁 노드가 생성하는 프리앰블의 상태와 그 활용 방법을 추출해야 한다.
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2정보 추출
information_extraction청구항 1에서 중재 중 경쟁 노드가 생성하는 프리앰블의 상태와 제어 채널 접근 결정 방식을 확인한다.
- 상기 중재 중에는 경쟁 노드는 복수의 연속되는 상태를 가지는 프리앰블을 생성하는데, 상기 상태는 상위 상태(superior state)와 하위 상태(inferior state) 중 하나이고, 상기 연속되는 상태를 제어 비트 필드와 비교하여 제어 채널로의 접근을 결정하는 것을 특징으로 하는
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3근거 선택
evidence_selection프리앰블의 상태에 대한 구절과 활용 방식에 대한 구절을 선택한다.
- 상기 상태는 상위 상태(superior state)와 하위 상태(inferior state) 중 하나이고, 상기 연속되는 상태를 제어 비트 필드와 비교하여 제어 채널로의 접근을 결정하는
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4논리 통합
logical_integration경쟁 노드는 상위 상태 또는 하위 상태 중 하나를 가지는 연속된 상태의 프리앰블을 생성하며, 이 상태를 제어 비트 필드와 비교함으로써 제어 채널 접근 여부를 결정함을 연결한다.
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5결론 도출
conclusion_formulation프리앰블의 상태는 상위 상태(superior state) 또는 하위 상태(inferior state)이며, 이 상태를 제어 비트 필드와 비교하여 제어 채널 접근을 결정한다.
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6답변 생성
answer_generation추출된 정보를 바탕으로 질문에 대한 최종 답변을 작성한다.
최종 답변 (final_answer)
경쟁 노드가 생성하는 프리앰블의 상태는 상위 상태(superior state)와 하위 상태(inferior state) 중 하나이며, 이 연속되는 상태를 제어 비트 필드와 비교하여 제어 채널로의 접근을 결정하는 데 활용된다.
핵심 해석 (core_interpretation)
본 발명은 중재 과정에서 노드가 생성하는 프리앰블의 상태(상위/하위)를 제어 비트 필드와 비교함으로써 제어 채널에 대한 접근 권한을 결정하는 메커니즘을 제공한다.