제어가능한전도디바이스 document_id 1019980005279

[청구항 2] 제1항에 있어서,상기 영역은 비교적 낮은 장벽높이를 갖는 치수적으로 비교적 넓은 장벽성분과 비교적 높은 장벽높이를 갖는 적어도 1개의 비교적 좁은 장벽성분에 의해 구성되는 에너지밴드프로파일초래하는디바이스. [청구항 3] 제2항에 있어서,비교적높은 장벽높이의 상기 에너지밴드프로파일의 성분은 3nm 또는 그이하소자에의해지는디바이스 [청구항 4] 제2항 또는 제3항에 있어서,상기 터널장벽구성의 에너지밴드프로파일은 상기 비교적 높은 장벽높이성분개 갖는디바이스. [청구항 5] 제2항, 제3항 또는 제4항에 있어서,상기 구조는 비교적 도전성 재료와 절연성 재료의 교대층을 갖고, 이들 층은 집합으로서 상기 에너지밴드프로파일의 상기 비교적 낮은 장벽높이성분을 초래하고, 개개의 절연성의 층이 상기 비교적 높은 장벽성분초래하는디바이스. [청구항 6] 제5항에 있어서,상기 교대층은 각각 폴리실리콘 및 질화실리콘산화실리콘인디바이스. [청구항 7] 제6항에 있어서,상기 교대층내에 대량으로 도프된 장벽층갖는디바이스. [청구항 8] 제5항, 제6항 또는 제7항에 있어서,상기 도전성층은 각각 10nm보다 작은 두께이고, 상기 절연층은 1nm의수치인디바이스. [청구항 9] 제5항에 있어서,상기 구조는 도전성재료와 반도체재료의 교대층갖는디바이스. [청구항 10] 제1항∼제9항중의 어느 한 항에 있어서,상기 필러구조는 여러개의 전도섬갖는디바이스. [청구항 11] 제10항에 있어서,상기 섬은 절연매트릭스내분산된디바이스. [청구항 12] 제10항 또는 제11항에 있어서,상기 섬은 3∼10nm의 직경갖는디바이스. [청구항 13] 제10항∼제12항중의 어느 한 항에 있어서,상기 섬은 반도체재료의 nm스케일결정갖는디바이스. [청구항 14] 제10항∼제12항중의 어느 한 항에 있어서,상기 섬은금속에의해구성되는디바이스. [청구항 17] 제16항에 있어서,상기 노드에 축적된 전하의 레벨에 의존한 전도도를 갖는 소오스-드레인경로갖는디바이스. [청구항 18] 제1항∼제17항중의 어느 한 항에 있어서,상기 사이드게이트구조는 쇼트키게이트갖는디바이스. [청구항 19] 제1항∼제18항중의 어느 한 항에 있어서,상기 사이드게이트는 접합게이트갖는디바이스. [청구항 20] 제1항∼제19항중의 어느 한 항에 있어서,상기 사이드게이트는 상기 측벽을 따라서 배치되지만, 상기 정상부표면피복하지 않는디바이스. [청구항 21] 제1항∼제19항중의 어느 한 항에 있어서,상기 사이드게이트는 상기 측벽을 따라서 배치됨과 동시에 상기 정상부표면에서 떨어져서 상기 필러구조를 타고 넘는 브리지를 형성하는 영역에 의해 구성되고, 이것에 의해서 상기 영역에 의해 상기 브리지에서 상기 필러구조내에 유위한 제어정전계인가되는일이 없는 디바이스. [청구항 22] 제1항∼제21항중의 어느 한 항에 있어서,상기 필러구조의 정상부표면전체상으로 확장되는 제어전극갖는디바이스. [청구항 24] 제23항에 있어서,상기 필러구조에 대해서 그의 측벽을 거쳐서 정전계를 인가하기 위한 사이드게이트갖는디바이스. [청구항 26] 제25항에 있어서,상기 제어소자는 소오스 및 드레인영역구성하는디바이스. [청구항 27] 제25항에 있어서,상기 제어소자의 한쪽은 메모리노드구성하는디바이스. [청구항 28] 제25항에 있어서,상기 게이트영역은 상기 채널구조를 피복하고, 상기 제어소자 사이배치되는디바이스. [청구항 30] 제29항에 있어서,상기 다중터널접합구성은 비교적 도전성 재료 및 비도전성 재료의 여러개의교대층의해구성되는디바이스. [청구항 31] 제30항에 있어서,상기 교대층은 실리콘포함하는디바이스. [청구항 32] 제31항에 있어서,실리콘 및 질화실리콘의 교대층을갖는디바이스. [청구항 33] 제31항에 있어서,실리콘 및 실리콘산화물의 교대층을갖는디바이스. [청구항 34] 제1항∼제33항중의 어느 한 항에 있어서,상기 층은 5nm 또는 그 미만의 두께갖는디바이스. [청구항 35] 제30항에 있어서,상기 비도전성의 층은 3nm 또는 그 미만의 두께갖는디바이스. [청구항 36] 제1항∼제35항중의 어느 한 항에 있어서,상기 소오스 및 드레인영역의 적어도 한쪽이 상기 층구조의 상부위치하는디바이스. [청구항 37] 제36항에 있어서,상기 영역의 다른쪽은 상기 다층구조의 하부위치하는디바이스. [청구항 38] 제36항에 있어서,상기 소오스영역 및 드레인영역의 양쪽이 상기 다층구조의 상부위치하는디바이스. [청구항 39] 제38항에 있어서,상기 게이트는 소오스영역 및 드레인영역 사이의 다층구조중연장하는디바이스. [청구항 40] 제1항∼제39항중의 어느 한 항에 있어서,기판을 갖고, 이 기판상에 상기 다중터널접합구성의 층형성되는디바이스. [청구항 41] 제40항에 있어서,상기 기판은 전기적 절연재료에의해구성되는디바이스. [청구항 42] 제41항에 있어서,상기 기판은 석영 또는 세라믹재료에의해구성되는디바이스. [청구항 43] 제40항에 있어서,상기 기판은금속에의해구성되는디바이스. [청구항 44] 제40항에 있어서,상기 기판은금속에의해구성되는디바이스. [청구항 46] 제45항에 있어서,상기 디바이스는 한쪽이 다른쪽상중첩된구조. [청구항 56] 제55항에 있어서,장벽성분은 6nm 또는 그 이상의 폭을 갖고, 장벽의 간격이하인디바이스. [청구항 57] 제55항 또는 제56항에 있어서,상기 장벽구조를 통과하는 전하캐리어흐름을 제어하기 위한 게이트갖는디바이스. [청구항 58] 제55항, 제56항 또는 제57항에 있어서,상기 입력영역은 장벽구조에 대해서 전하캐리어를 공급하는 전극갖는디바이스. [청구항 59] 제1항∼제58항중의 어느 한 항에 있어서,상기 출력영역은 상기 경로로부터의 전하를 축적하는 메모리노드갖는디바이스. [청구항 60] 제55항∼제58항중의 어느 한 항에 있어서,상기 입력영역은 전하캐리어를 위한 소오스로서 기능하고, 상기 출력영역은 드레인기능하는디바이스. [청구항 61] 제1항∼제60항중의 어느 한 항에 있어서,상기 비도전성영역은 질화실리콘층에 의해 구성되고, 상기 도전성영역은진성실리콘층의해구성되는디바이스. [청구항 62] 제1항∼제61항중의 어느 한 항에 있어서,상기 장벽구조의 영역은 상기 장벽구조의 횡방향에 걸쳐 치수적으로 비교적 넓고 비교적 낮은 장벽높이의 장벽성분을 초래함과 동시에, 상기 비도전성영역은 상기 넓은 장벽에 비해서 치수적으로 비교적 좁은 여러개의 장벽성분초래하는디바이스.