문맥 (context)
[청구항 1]
콘택을 통하여 반도체 기판의 활성 영역과 연결되는 하부 전극과,
상기 콘택과 상기 하부 전극 사이에 형성되고, 상기 하부 전극 아래에 리세스 영역이 형성되도록 상기 하부 전극보다 작은 폭을 가지는 배리어층과,
상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서와,
상기 산소 차단 스페이서 및 상기 하부 전극을 덮는 고유전막과,
상기 고유전막 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터
[청구항 2]
제1항에 있어서,상기 하부 전극nan은백금족 금속또는백금족 금속의산화물형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 3]
제1항에 있어서,상기 배리어층은 고융점 금속, 그 실리사이드 또는 그질화물형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 4]
제1항에 있어서,상기 산소 차단 스페이서는상기하부 전극의측벽완전히덮는것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 5]
제1항에 있어서,상기 산소 차단 스페이서는상기하부 전극의측벽을일부덮는것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 6]
제4항 또는 제5항에 있어서,상기 산소 차단 스페이서는 sio2, sin, bpsg, usg, al2o3, bst, 백금족 금속, 백금족 금속 산화물, 도전성 산화물, 내열성 금속 및 내열성 금속의 질화물로 이루어지는 군에서 선택되는 어느하나형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 7]
제1항에 있어서,상기 고유전막은 ta2o5, srtio3(sto), (ba, sr)tio3(bst), pbzrtio3(pzt), srbi2ta2o9(sbt), (pb, la)(zr, ti)o3 및 bi4ti3o12로 이루어지는 군에서 선택된 어느하나형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 8]
제1항에 있어서,상기 상부 전극nan은백금족 금속또는백금족 금속의산화물형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 9]
콘택을 통하여 반도체 기판의 활성 영역과 연결되는 복수의 하부 전극과,
상기 콘택과 상기 하부 전극 사이에 각각 형성되고, 상기 하부 전극 아래에 리세스 영역이 형성되도록 상기 하부 전극보다 작은 폭을 가지는 복수의 배리어층과,
상기 배리어층 사이 및 상기 하부 전극 사이의 각각의 공간을 연속적으로 덮는 복수의 평탄화된 산소 차단 스페이서와,
상기 산소 차단 스페이서 및 상기 하부 전극을 덮는 고유전막과,
상기 고유전막 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터
[청구항 10]
제9항에 있어서,상기 하부 전극nan은백금족 금속또는백금족 금속의산화물형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 11]
제9항에 있어서,상기 배리어층은 고융점 금속, 그 실리사이드 또는 그질화물형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 12]
제9항에 있어서,상기 평탄화된 산소 차단 스페이서는 그 상면이 상기 하부 전극의 상면과 동일한높이가지는것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 13]
제9항에 있어서,상기 평탄화된 산소 차단 스페이서는 상기 하부 전극의 측벽을 일부를 노출시키도록 그 상면이 상기 하부 전극의 높이보다 낮은높이가지는것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 14]
제12항 또는 제13항에 있어서,상기 평탄화된 산소 차단 스페이서는 sio2, sin, bpsg, usg, al2o3 및 bst로 이루어지는 군에서 선택되는 어느하나형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 15]
제9항에 있어서,상기 고유전막은 ta2o5, srtio3(sto), (ba, sr)tio3(bst), pbzrtio3(pzt), srbi2ta2o9(sbt), (pb, la)(zr, ti)o3 및 bi4ti3o12로 이루어지는 군에서 선택된 어느하나형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
[청구항 16]
제9항에 있어서,상기 상부 전극nan은백금족 금속또는백금족 금속의산화물형성된것을특징으로 하는반도체 메모리 장치의 커패시터.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
반도체 메모리 장치의 커패시터에서 산소 차단 스페이서가 배리어층의 측벽과 하부 전극의 측벽을 덮으면서 형성되는 영역은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation산소 차단 스페이서가 배리어층의 측벽과 하부 전극의 측벽을 덮으면서 형성되는 영역이 무엇인지 찾는 문제이다.
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2정보 추출
information_extraction청구항 1에서 산소 차단 스페이서의 형성 위치와 역할을 설명하는 문구를 추출한다.
- 상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서
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3근거 선택
evidence_selection산소 차단 스페이서가 덮으면서 형성되는 구체적인 영역인 '리세스 영역'을 근거로 선택한다.
- 상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서
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4논리 통합
logical_integration산소 차단 스페이서가 배리어층 측벽과 하부 전극 측벽을 덮으며 채우고 있는 대상은 '리세스 영역'임을 논리적으로 연결한다.
- 상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서
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5결론 도출
conclusion_formulation질문에 대한 직접적인 답변으로 '리세스 영역'을 도출한다.
- 상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서
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6답변 생성
answer_generation추출된 답변인 '리세스 영역'을 최종 답변으로 생성한다.
- 상기 리세스 영역을 채우면서 상기 배리어층의 측벽과 상기 하부 전극의 측벽을 덮는 산소 차단 스페이서
최종 답변 (final_answer)
산소 차단 스페이서가 배리어층의 측벽과 하부 전극의 측벽을 덮으면서 형성되는 영역은 리세스 영역이다.
핵심 해석 (core_interpretation)
본 발명은 하부 전극 아래의 리세스 영역을 채우며 배리어층과 하부 전극의 측벽을 덮는 산소 차단 스페이서를 통해 커패시터의 구조적 안정성을 확보하는 기술에 관한 것이다.