반도체 집적회로장치, 반도체 메모리시스템 및 클럭동기회로 document_id 1019980024789

[청구항 2] 제1항에 있어서,상기 커플링소자는 용량소자포함하는반도체 집적회로장치. [청구항 3] 제1항에 있어서,상기 커플링소자는 저항소자포함하는반도체 집적회로장치. [청구항 4] 제1항에 있어서,상기 논리게이트회로는 nand게이트회로인반도체 집적회로장치. [청구항 5] 제4항에 있어서,상기 커플링소자는 용량소자포함하는반도체 집적회로장치. [청구항 6] 제1항에 있어서,상기 논리게이트회로는 nor게이트회로인반도체 집적회로장치. [청구항 7] 제1항에 있어서,상기 논리게이트회로는 제1 인버터회로와 제2 인버터회로로 이루어지고, 상기 제1 인버터회로의 출력단자와 상기 제2 인버터회로의 출력단자는 공통접속되는반도체 집적회로장치. [청구항 8] 제1항에 있어서,논리게이트 회로군의 제l(l=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 제l+2 논리게이트회로의 제2 입력단자접속되는반도체 집적회로장치. [청구항 9] 제8항에 있어서,논리게이트 회로군의 제l 논리게이트회로로 구성되는 제1 회로열과 제l+2 논리게이트 회로로 구성되는 제2 회로열은 반도체기판상의 1개의 직선을 따라 배치되고, 또한 제m 논리게이트 회로군의 제l 논리게이트회로와 제1 논리게이트회로군의 제l+2 논리게이트회로가 인접하도록 배치되고,각 논리게이트회로군의 제l+1 논리게이트회로로 구성되는 제3 회로열은 그 전반부와 후반부가 각각 상기 제1 회로열의 후반부와 상기 제2 회로열의전반부따라배치되는반도체 집적회로장치. [청구항 11] 제10항에 있어서,상기 입력회로는 기준클럭신호를 받아 상기 제1 입력클럭신호부터 순차 지연하는 제m(m=2, 3, 4, …) 입력클럭신호까지를 형성하는 여러개의 단위회로를 구비하고, 상기 여러개의 단위회로각각 포함되는회로소자의 특성이 순차 다른 반도체 집적회로장치. [청구항 12] 제11항에 있어서,상기 제1 입력클럭신호부터 순차 지연하는 제m 입력클럭신호는 상기 기준클럭신호의 1사이클내형성되어 이루어지는반도체 집적회로장치. [청구항 14] 제13항에 있어서,상기 제2 회로는 상기 제1 입력클럭신호에 대응하는 제1 논리게이트 회로군부터 상기 제m 입력클럭신호에 대응하는 제m 논리게이트 회로군까지의 m개의 논리게이트 회로군을 갖고,각 논리게이트 회로군은 제1 논리게이트회로부터 제n(n=3, 4, 5, …) 논리게이트회로까지의 n개의 논리게이트회로를 갖고, 상기 논리게이트회로는 각각 제1 입력단자, 제2 입력단자 및 출력단자를 갖고, 각 논리게이트 회로군에 있어서 상기 제1 논리게이트회로부터 제n 논리게이트회로까지가 상기 출력단자와 상기 제1 입력단자를 거쳐 종속접속되고, 상기 제1 입력클럭신호부터 제m 입력클럭신호는 각각 대응하는 논리게이트 회로군의 제1 논리게이트 회로의 제1 입력단자에 접속되고,상기 제1 논리게이트 회로군부터 제m-1 논리게이트 회로군의 각각에 있어서 제l(l=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 다음의 논리게이트 회로군의 제l 논리게이트회로의 제2 입력단자에 접속되고, 상기 제m 논리게이트 회로군의 소정의 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 소정의 논리게이트회로의 제2 입력단자에 접속되고, 여러개의 상기 제n 논리게이트회로의 상기 출력단자에서 상기 여러개의 출력클럭신호얻는반도체 집적회로장치. [청구항 16] 제15항에 있어서,상기 임피던스소자는 용량소자로 이루어지는반도체 집적회로장치. [청구항 17] 제15항에 있어서,상기 임피던스소자는 저항소자로 이루어지는반도체 집적회로장치. [청구항 18] 제15항에 있어서,상기 논리게이트회로는 nand게이트회로인반도체 집적회로장치. [청구항 19] 제15항에 있어서,상기 논리게이트회로는 nor게이트회로인반도체 집적회로장치. [청구항 20] 제15항에 있어서,상기 논리게이트회로는 2개의 인버터회로의 출력단자를 공통접속한 것인반도체 집적회로장치. [청구항 21] 제15항에 있어서,상기 제1 신호전달방향에 있어서 최종단으로 되고 제2 신호전달방향에 있어서 제1단째의 논리게이트회로의 제1 입력단자의 입력신호는 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제3단째의 논리게이트회로의 제2 입력단자에 공급되는 것이고, 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제2단째의 논리게이트회로의 제1 및 제2 입력단자에는 제1 및 제2 신호전달방향에 있어서 제1번째의 논리게이트회로의 출력신호가 공통공급되는 것인반도체 집적회로장치. [청구항 22] 제15항에 있어서,상기 제2 신호전달방향에 있어서 제n단째이고 상기 제1 신호전달방향에 마련된 제1 논리게이트 회로열과 상기 제2 신호전달방향에 있어서 제n+2단째이고 상기 제1 신호전달방향에 마련된 제2 논리게이트 회로열은 임의의 직선상을 따라 배치되고, 또한 상기 제1 논리게이트 회로열의 최종단과 상기 제2 논리게이트 회로열의 제1단이 인접해서 반도체 기판상에 배치되고,상기 제2 신호전달방향에 있어서 제n+1단째이고 상기 제1 신호전달방향에 마련된 제3 논리게이트 회로열은 그 전반부와 후반부가 각각 상기 제1 논리게이트 회로열의 후반부와 상기 제2 논리게이트 회로열의 전반부에 인접해서 상기 반도체기판상배치되는반도체 집적회로장치. [청구항 24] 제23항에 있어서,상기 제2 신호전달방향에 있어서 제n단째이고 상기 제1 신호전달방향에 마련된 제1 논리게이트 회로열과 상기 제2 신호전달방향에 있어서 제n+2단째이고 상기 제1 신호전달방향에 마련된 제2 논리게이트 회로열은 임의의 직선상을 따라서 배치되고, 또한 상기 제1 논리게이트 회로열의 최종단과 상기 제2 논리게이트 회로열의 제1단이 인접해서 반도체 기판상에 배치되고,상기 제2 신호전달방향에 있어서 제n+1단째이고 상기 제1 신호전달방향에 마련된 제3 논리게이트 회로열은 그 전반부와 후반부가 각각 상기 제1 논리게이트 회로열의 후반부와 상기 제2 논리게이트 회로열의 전반부에 인접해서 상기 반도체기판상배치되는반도체 집적회로장치. [청구항 26] 제25항에 있어서,어회로는 업/다운 카운터회로를 포함하고, 상기 위상비교기의 출력에 대응해서 +1 또는 -1의 계수동작을 실행하고, 그 계수결과를 디코드해서 상기 멀티플렉서의 제어신호형성하는 것인반도체 집적회로장치. [청구항 27] 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리 어레이, 상기 메모리 어레이의 메모리셀을 선택하는 어드레스 선택회로, 외부단자에서 공급되는 클럭신호에 대응한 내부클럭신호를 발생시키는 클럭발생회로 및 상기 내부클럭신호와 동기해서 상기 메모리셀로부터의 리드신호를 출력시키는 입출력회로를 구비해서 이루어지고, 상기 클럭발생회로는 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입출력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고, 상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 지연회로로서, 제1 신호전달방향에 있어서 제1번째 이외의 제k번째로 되고 제2 신호전달방향에 있어서 제l단째에 배치된 논리게이트회로kl의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 k번째로 되고 제2 신호전달방향에 있어서 l-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로kl의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 k-1번째로 되고 제2 신호전달방향에 있어서 동일한 l단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고, 제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 l번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고, 상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된 것이고, 상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 지연회로, 상기 지연회로의 여러개의 출력신호 중 1개를 선택하는 멀티플렉서 및 상기 멀티플렉서를 제어해서 상기 내부클럭신호를 출력시키는 제어회로로 이루어지는 것인 반도체 집적회로장치 [청구항 28] 제27항에 있어서,어회로는 카운터회로를 포함하고, 상기 입력된 클럭신호에 대해 지정된 클럭수의 계수후에 상기 지연회로의 여러개의 출력신호 중 1개를 선택하는 제어신호발생시키는 것인반도체 집적회로장치. [청구항 31] 기본클럭신호에서 지연된 제1 클럭신호를 받고 제1 시간분해능을 갖고 상기 제1 클럭신호를 전파시키는 제1 지연회로, 상기 제1 지연회로의 상기 시간분해능에 대응한 각 단의 지연신호의 에지와 상기 기본클럭신호의 제1 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 제1 에지검출회로, 상기 제1 에지검출회로의 검출신호에 의해 제어되어 상기 제1 지연회로의 대응하는 지연단의 지연신호를 선택하는 제1 멀티플렉서, 상기 제1 멀티플렉서를 통해 얻은 제2 클럭신호를 받아 상기 제1 시간분해능보다 고정밀도의 제2 시간분해능을 갖고 상기 제2 클럭신호를 전파시키는 제2 지연회로, 상기 제2 지연회로의 상기 시간분해능에 대응한 각 단의 지연신호의 에지와 상기 기본클럭신호의 제2 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 제2 에지검출회로 및 상기 제2 에지검출회로의 검출신호에 의해 제어되어 상기 제2 지연회로의 지연단에 대응하는 지연신호를 선택하는 제2 멀티플렉서를 구비하고, 상기 제2 멀티플렉서를 통해 얻은 제3 클럭신호에 따라서 상기 기본클럭신호 또는 상기 기본클럭신호에 대응하는 신호와 동기화된 내부클럭신호를 형성해서 이루어지는 클럭동기회로로서, 상기 제2 지연회로는 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고, 상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 되고, 제1 신호전달방향에 있어서 제1번째 이외의 제k번째로 되고 제2 신호전달방향에 있어서 제l단째에 배치된 논리게이트회로kl의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 k번째로 되고 제2 신호전달방향에 있어서 l-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로kl의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 k-1번째로 되고 제2 신호전달방향에 있어서 동일한 l단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고, 제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 l번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고, 상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 상기 제2 클럭신호에 대응하는 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 제1 신호전달방향에 있어서 순차 지연된 것이고, 상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 제2 지연회로를 갖는 클럭동기회로 [청구항 32] 제31항에 있어서,상기 제1 지연회로와 마찬가지의 회로구성으로 된 제3 및 제4 지연회로,상기 제4 지연회로에 대응해서 마련된 제3 멀티플렉서 및상기 제2 지연회로와 마찬가지의 회로구성으로 된 제5 지연회로를 더 포함하고,상기 제1 멀티플렉서는 상기 제3 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,상기 제3 멀티플렉서는 상기 제4 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,상기 제2 지연회로의 입력에는 상기 제1 멀티플렉서의 출력신호가 공급되고 상기 제2 에지검출회로에 공급되는 지연신호를 형성하는 것이고,상기 제2 멀티플렉서는 상기 제5 지연회로의 각단의지연신호를상기제2에지검출회로검출신호에의해선택하는 것인클럭동기회로. [청구항 33] 제31항 또는 제32항에 있어서,상기 제2 지연회로를 구성하는 지연회로는상기 제1 신호전달방향에 있어서 최종단으로 되고 제2 신호전달방향에 있어서 제1단째의 논리게이트회로의 제1 입력단자의 입력신호는 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제3단째의 논리게이트회로의 제2 입력단자에 공급되는 것이고, 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제2단째의 논리게이트회로의 제1 및 제2 입력단자에는 제1 및 제2 신호전달방향에 있어서 제1번째의 논리게이트회로의 출력신호가 공통공급되는 것인클럭동기회로. [청구항 34] 제32항 또는 제33항에 있어서,상기제1, 제3 및 제4 지연회로는 cmos인버터회로가종렬접속되어구성되는 것인클럭동기회로. [청구항 35] 제32항 또는 제33항 또는 제34항에 있어서,상기 제3 지연회로의 입력에는 제1 더미지연회로를 통해 입력신호가 공급되고, 상기 제1 더미지연회로의 출력신호는 상기 제2 지연회로에서 출력되는 지연신호가 소정단수 이후로 되도록 설정하는 시간조정을 실행하는 제2 더미지연회로를 통해 상기 제1 지연회로의 입력공급되는 것인클럭동기회로. [청구항 36] 제32항, 제33항, 제34항 또는 제35항에 있어서,상기제1 및 제2 에지검출회로는 각각 출력부에 래치회로를 구비하고, 소정의 제어신호에 의해 간헐적으로 동작상태로 됨과 동시에 비동작상태에서는 상기 래치회로에 유지된 검출신호출력시키는 것인클럭동기회로. [청구항 37] 제31항, 제32항, 제33항, 제34항, 제35항 또는 제36항에 있어서,상기 기본클럭신호는 외부단자에서 공급되는 외부클럭신호를 받는 입력버퍼회로를 통해 입력되는 것이고,상기 제2 멀티플렉서를 통과한 출력신호는 출력단 드라이버를 통해 출력되는 것이고, 상기 외부클럭신호와 상기 출력단 드라이버의 출력신호동기되는 것인클럭동기회로. [청구항 38] 제36항 또는 제37항에 있어서,상기 소정의 제어신호는 타이머회로에 의해 일정한 주기발생되는 것인클럭동기회로. [청구항 42] 제41항에 있어서,상기 제1 지연회로와 마찬가지의 회로구성으로 된 제3 및 제4 지연회로,상기 제3 지연회로에 대응해서 마련된 제3 멀티플렉서 및상기 제2 지연회로와 마찬가지의 회로구성으로 된 제5 지연회로를 더 포함하고,상기 제1 멀티플렉서는 상기 제3 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,상기 제3 멀티플렉서는 상기 제4 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,상기 제2 지연회로의 입력에는 상기 제1 멀티플렉서의 출력신호가 공급되어 상기 제2 에지검출회로에 공급되는 지연신호를 형성하는 것이고,상기 제2 멀티플렉서는 상기 제5 지연회로의 각단의지연신호를상기제2에지검출회로검출신호에의해선택하는 것인반도체 집적회로장치. [청구항 43] 제42항에 있어서,상기 제3 지연회로의 입력에는 제1 더미지연회로를 통해 입력신호가 공급되고, 상기 제1 더미지연회로의 출력신호는 상기 제2 지연회로에서 출력되는 지연신호가 소정단수 이후로 되도록 설정하는 시간조정하는 제2 더미지연회로를 통해 상기 제1 지연회로의 입력공급되는 것인반도체 집적회로장치. [청구항 44] 제43항에 있어서,상기 기본클럭신호는 외부단자에서 공급되는 외부클럭신호를 받는 입력버퍼회로를 통해 입력되는 것이고,상기 제1 더미지연회로는 클럭인에이블신호에 따라 동작상태와 비동작상태로 되고 비동작상태에서는 출력신호를 한쪽의 레벨로 고정시키는 것이고,상기 제1 및 제2 에지검출회로는 각각 출력부에 래치회로를 구비해서 검출결과유지하는 것인반도체 집적회로장치. [청구항 45] 제43항 또는 제44항에 있어서,상기 제1 더미지연회로및 제1 및 제2 에지검출회로는 상기 반도체 집적회로장치에 내장된 타이머회로에 의해 일정한 주기로 발생되는 제어신호에 의해 간헐적으로 동작상태로 되는 것인반도체 집적회로장치. [청구항 46] 제40항, 제41항, 제42항, 제43항 또는 제44항에 있어서,상기 클럭동기회로에 의해 형성된 내부클럭신호의 상승에지와 하강에지의 양쪽에 대응해서 외부와의 데이타의 입력 또는 출력실행되는 것인반도체 집적회로장치.