클럭 복구 회로 document_id 1019980038455

[청구항 1] (a) 기준 클럭과 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 동기 지연 회로 (b) 상기 데이터를 반전시킨 후 반전 데이터를 출력하는 인버터 (c) 상기 기준 클럭과 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 동기 지연회로 (d) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로 (e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭이 입력되고, 입력된 클럭들을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로; 및 (f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며, (g) 상기 제 1 동기 지연 회로는: (g1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 1 단위 지연 회로를 포함하는 제 1 지연선 (g2) 상기 제 1 지연선에 포함된 상기 각각의 제 1 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 데이터에 기초하여 도통 상태가 되어 제 1 생성 기준 클럭을 제공하는 적어도 하나의 제 2 단위 선택 회로를 포함하는 제 1 선택 회로열; 및 (g3) 상기 데이터와 상기 제 1 선택 회로열로부터 출력되는 상기 제 1 생성 기준 클럭이 입력되고, 제 1 클럭을 출력하는 제 1 nand 게이트를 포함하고, 그리고 (h) 상기 제 2 동기 지연 회로는: (h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 3 단위 지연 회로를 포함하는 제 2 지연선 (h2) 상기 제 2 지연선에 포함된 상기 각각의 제 3 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 반전 데이터에 기초하여 도통 상태가 되어 제 2 생성 기준 클럭을 제공하는 적어도 하나의 제 4 단위 선택 회로를 포함하는 제 2 선택 회로열; 및 (h3) 상기 인버터에 의해 반전된 데이터와 상기 제 2 선택 회로열로부터 출력되는 상기 제 2 생성 기준 클럭이 입력되고, 제 2 클럭을 출력하는 제 2 nand 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로 [청구항 2] 제 1 항에 있어서,상기 펄스 합성 회로는 제 3 nand게이트포함하는것을특징으로 하는클럭 복구 회로. [청구항 3] (a) 기준 클럭과 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 동기 지연 회로 (b) 상기 데이터를 반전시킨 후 반전 데이터를 출력하는 인버터 (c) 상기 기준 클럭과 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 동기 지연회로 (d) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로 (e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭이 입력되고, 입력된 클럭들을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로; 및 (f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며, (g) 상기 제 1 동기 지연 회로는: (g1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 5 단위 지연 회로를 포함하는 제 11 지연선 (g2) 상기 기준 클럭 및 상기 제 11 지연선에 포함된 상기 각각의 제 5 단위 지연 회로로부터 출력된 기준 클럭이 입력되고, 상기 데이터에 기초하여 도통 상태가 되어 제 1 생성 기준 클럭을 제공하는 적어도 하나의 제 6 단위 선택 회로를 포함하는 제 1 선택 회로열 (g3) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 6 단위 선택 회로로부터 출력된 상기 클럭이 입력되고, 적어도 하나의 제 7 단위 지연 회로를 포함하는 제 12 지연선; 및 (g4) 상기 데이터와 상기 제 12 지연선으로부터 출력되는 상기 제 1 생성 기준 클럭이 입력되고, 제 1 클럭을 출력하는 제 1 nand 게이트를 포함하고, 그리고 (h) 상기 제 2 동기 지연 회로는: (h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 8 단위 지연 회로를 포함하는 제 21 지연선 (h2) 상기 기준 클럭, 및 상기 제 12 지연선에 포함된 상기 각각의 제 8 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 인버터에 의해 반전된 반전 데이터에 기초하여 도통 상태가 되어 제 2 생성 기준 클럭을 제공하는 적어도 하나의 제 9 단위 선택 회로를 포함하는 제 2 선택 회로열 (h3) 상기 제 2 선택 회로열에 포함된 각각의 제 9 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 10 단위 지연 회로를 포함하는 제 22 지연선; 및 (h4) 상기 인버터에 의해 반전된 반전 데이터와 상기 제 22 지연선으로부터 출력되는 상기 제 2 생성 기준 클럭이 입력되는 제 2 nand 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로 [청구항 4] 제 3 항에 있어서,상기 펄스 합성 회로는 제 3 nand게이트포함하는것을특징으로 하는클럭 복구 회로. [청구항 5] (a) 기준 클럭이 입력되는 동기 지연 회로 (b) 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 발진기 (c) 상기 데이터를 반전시킨 후에 반전 데이터를 출력하는 인버터 (d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 발진기 (e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로 (f) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로; 및 (g) 상기 펄스 합성 회로로부터 출력된 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며, (h) 상기 동기 지연 회로는: (h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 11 단위 지연 회로를 포함하는 제 1 지연선; 및 (h2) 상기 기준 클럭, 및 상기 제 1 지연선에 포함된 상기 각각의 제 11 단위 지연 회로로부터 출력된 기준 클럭이 입력되는 적어도 하나의 제 12 단위 선택 회로를 포함하는 제 1 선택 회로열을 포함하며, (i) 상기 제 1 발진기는: (i1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 12 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 13 단위 선택 회로를 포함하는 제 11 선택 회로열 (i2) 상기 제 11 선택 회로열에 포함된 상기 각각의 제 13 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 14 단위 지연 회로를 포함하는 제 11 지연선; 및 (i3) 상기 데이터 및 상기 제 11 지연선으로부터 출력된 상기 기준 클럭이 입력되고, 상기 제 11 선택 회로열에 포함된 상기 각각의 제 13 단위 선택 회로와 상기 펄스 합성 회로에 제 1 클럭을 출력하는 제 1 nand 게이트를 포함하고, 그리고 (j) 상기 제 2 발진기는: (j1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 12 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 15 단위 선택 회로를 포함하는 제 12 선택 회로열 (j2) 상기 제 12 선택 회로열에 포함된 상기 각각의 제 15 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 16 단위 지연 회로를 포함하는 제 12 지연선; 및 (j3) 상기 인버터에 의해 반전된 상기 반전 데이터 및 상기 제 12 지연선으로부터 출력된 상기 기준 클럭이 입력되고, 상기 제 12 선택 회로열에 포함된 상기 각각의 제 15 단위 선택 회로와 상기 펄스 합성 회로에 제 2 클럭을 출력하는 제 1 nand 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로 [청구항 6] 제 5 항에 있어서,상기 펄스 합성 회로는 제 3 nand게이트포함하는것을특징으로 하는클럭 복구 회로. [청구항 7] (a) 기준 클럭이 입력되는 동기 지연 회로 (b) 데이터가 입력되고, 제 1 클럭을 출력하는 제 1 발진기 (c) 상기 데이터를 반전시킨 후에 반전 데이터를 출력하는 인버터 (d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭을 출력하는 제 2 발진기 (e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로 (f) 상기 데이터가 입력되고, 입력된 상기 데이터를 지연시켜 출력하는 지연 회로; 및 (g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 상기 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는 데이터형 플립 플롭을 포함하며, (h) 상기 동기 지연 회로는: (h1) 상기 데이터가 입력되고, 적어도 하나의 제 17 단위 지연 회로를 포함하는 제 1 지연선; 및 (h2) 상기 데이터, 및 상기 제 1 지연선에 포함된 상기 각각의 제 17 단위 지연 회로로부터 출력된 데이터가 입력되는 적어도 하나의 제 18 단위 선택 회로를 포함하는 제 1 선택 회로열을 포함하고, (i) 상기 제 1 발진기는: (i1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 18 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 19 단위 선택 회로를 포함하는 제 11 선택 회로열 (i2) 상기 제 11 선택 회로열에 포함된 상기 각각의 제 19 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 20 단위 지연 회로를 포함하는 제 11 지연선; 및 (i3) 상기 반전 데이터 및 상기 제 11 지연선으로부터 출력된 데이터가 입력되고, 상기 제 11 선택 회로열에 포함된 상기 각각의 제 19 단위 선택 회로와 상기 펄스 합성 회로에 제 1 클럭을 출력하는 제 1 nand 게이트를 포함하고, 그리고 (j) 상기 제 2 발진기는: (j1) 상기 제 1 선택 회로열에 포함된 상기 각각의 제 18 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 21 단위 선택 회로를 포함하는 제 12 선택 회로열 (j2) 상기 제 12 선택 회로열에 포함된 상기 각각의 제 21 단위 선택 회로로부터 출력된 상기 데이터가 입력되고, 적어도 하나의 제 22 단위 지연 회로를 포함하는 제 12 지연선; 및 (j3) 상기 데이터 및 상기 제 12 지연선으로부터 출력된 상기 기준 클럭이 입력되고, 상기 제 12 선택 회로열에 포함된 상기 각각의 제 21 단위 선택 회로와 상기 펄스 합성 회로에 제 2 클럭을 출력하는 제 1 nand 게이트를 포함하는 것을 특징으로 하는 클럭 복구 회로 [청구항 8] 제 7 항에 있어서,상기 펄스 합성 회로는 제 3 nand게이트포함하는것을특징으로 하는클럭 복구 회로. [청구항 9] (a) 데이터 신호가 입력되고, 제 1 클럭 (a) 을 출력하는 제 1 동기 지연 회로 (b) 상기 데이터 신호를 반전한 후에 반전 데이터를 출력하는 인버터 (c) 상기 인버터로부터 출력되는 상기 반전 데이터 신호가 입력되고, 제 2 클럭 (b) 을 출력하는 제 2 동기 지연 회로 (d) 상기 데이터 신호가 입력되고, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로 (e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭 (a) 과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭 (b) 이 입력되고, 이 입력 클럭들을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로; 및 (f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 상기 지연 회로에서 지연된 상기 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며, (g) 상기 제 1 및 제 2 동기 지연 회로는 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기 동안의 데이터 신호에 각각 동기된 제 1 및 제 2 출력을, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호 상태의 최소 주기보다 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 다단계 지연 회로인 것을 특징으로 하는 클럭 복구 회로 [청구항 10] 제 9 항에 있어서,상기 동기 지연 회로는 상기 펄스 신호의 펄스 주기를 갖는동기용기준클럭수신하는것을특징으로 하는클럭 복구 회로. [청구항 11] 제 9 항에 있어서,상기 펄스 신호의 펄스 주기는상기데이터 신호상태의최소주기반인것을특징으로 하는클럭 복구 회로. [청구항 12] 제 10 항에 있어서,상기 각각의 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 상기 단위 지연 회로열의 각 단계는 단위 선택 회로열의 대응 단계에 접속되고, 그리고상기 데이터 신호가 상기 단위 선택 회로열의 각 단계에 제공되어, 임의의 상기 각 단계라도 생성 기준 클럭을 nand 에 출력하도록 하고, 상기 nand 는 상기 데이터 신호를 추가로 수신하여 상기 제 1 클럭 (a)또는제2클럭출력하는것을특징으로 하는클럭 복구 회로. [청구항 13] 제 12 항에 있어서,상기 단위 선택 회로열은상기단위지연 회로열과동일순서접속된것을특징으로 하는클럭 복구 회로. [청구항 14] 제 12 항에 있어서,상기 단위 선택 회로열은상기단위지연 회로열과역순접속된것을특징으로 하는클럭 복구 회로. [청구항 15] (a) 기준 클럭이 입력되는 동기 다단계 지연 회로 (b) 데이터 신호가 입력되고, 제 1 클럭 (a) 을 출력하는 제 1 발진기 (c) 상기 데이터 신호를 반전시킨 후에 반전 데이터 신호를 출력하는 인버터 (d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭 (b) 을 출력하는 제 2 발진기 (e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭 (a) 과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭 (b) 을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로 (f) 상기 데이터 신호가 입력되며, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로; 및 (g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 지연된 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며, (h) 상기 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 상기 단위 지연 회로열의 각 단계에서는 상기 제 1 및 제 2 발진기의 각 단계에 생성 기준 클럭을 제공하고, (i) 상기 제 1 및 제 2 발진기는, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호에 각각 동기된 제 1 및 제 2 출력을 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안에 상기 데이터 신호 상태의 최소 주기보다 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 발진기인 것을 특징으로 하는 클럭 복구 회로 [청구항 16] (a) 데이터 신호가 입력되는 동기 다단계 지연 회로 (b) 상기 데이터 신호가 입력되고, 제 1 클럭 (a) 을 출력하는 제 1 발진기 (c) 상기 데이터 신호가 입력되고, 반전 데이터 신호를 출력하는 인버터 (d) 상기 인버터로부터 출력되는 반전 데이터 신호가 입력되고, 제 2 클럭 (b) 을 출력하는 제 2 발진기 (e) 상기 제 1 클럭 (a) 과 상기 제 2 클럭 (b) 을 합성하여 그 결과를 추출 클럭으로서 출력하는 펄스 합성 회로 (f) 상기 데이터 신호가 입력되고, 입력된 데이터 신호를 지연시켜 출력하는 지연 회로; 및 (g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 지연 회로에서 출력되는 지연된 상기 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는 데이터형 플립 플롭을 포함하며, (h) 상기 동기 다단계 지연 회로는 단위 지연 회로열을 포함하며, 상기 단위 지연 회로열의 각 단계에서는 상기 제 1 및 제 2 발진기의 각 단계에 생성 기준 클럭을 제공하고, (i) 상기 제 1 및 제 2 발진기는, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호에 각각 동기된 제 1 및 제 2 출력을 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기동안에 상기 데이터 신호 상태의 최소 주기보다 짧은 펄스 주기를 갖는 펄스 신호로 출력하는 상보적인 동기 발진기인 것을 특징으로 하는 클럭 복구 회로