반도체 집적회로 및 반도체 메모리 document_id 1019980042635

[청구항 2] 제1항에 있어서,상기 전류가산형의 디지털/아날로그 변환회로는, 디지털 입력의 각 비트신호에 대응하여 각각 상기 제1노드를 선택하는 상태/상기 제2노드를 선택하는 상태로 절환제어되는 절환회로군과, 이것에 접속된 단위저항인 제2저항소자군과 제3저항소자군과의 조합회로로 이루어진 저항회로망을 갖추고,상기 저항회로는, 상기 가변전위 출력노드와 제1노드와의 사이에 삽입·접속된 제1저항소자와, 상기 저항회로망과 접지노드와의 사이에 삽입·접속된제4저항소자구비한것을특징으로 하는반도체 집적회로. [청구항 3] 제2항에 있어서,상기 제2저항소자와 제3저항소자의 저항치 비가 1:2인것을특징으로 하는반도체 집적회로. [청구항 4] 제1항에 있어서,상기 전압인가회로는, 상기 제1노드의 분압전위 및 상기 제2노드의 가상전위의 다른쪽을 상기 기준전위와 비교함으로써, 상기 분압전위 및 가상전위의 다른쪽을 상기 기준전위와 동등한 전위로 제어하는피드백형의제2연산증폭회로인것을특징으로 하는반도체 집적회로. [청구항 5] 제4항에 있어서,상기 제2연산증폭회로는, 2개의 입력중 한쪽이 기준전위, 다른쪽의 입력이 제2노드로부터 피드백된 가상전위로전압폴로워구성하고있는것을특징으로 하는반도체 집적회로. [청구항 6] 제4항에 있어서,상기 제1연산증폭회로의 2개의 입력중 한쪽이 제1노드의 분압전위, 다른쪽이 제2노드로부터 피드백된가상전위인것을특징으로 하는반도체 집적회로. [청구항 7] 제1항에 있어서,상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 소스·드레인간이 접속되고, 게이트에 상기 제1연산증폭회로의 출력노드의 전위가 인가되며, 상기 제2노드의 전위가 상기 기준전위와 등전위로 되도록 피드백제어하는 pmos트랜지스터구비한것을특징으로 하는반도체 집적회로. [청구항 8] 제1항에 있어서,상기 제1전위는 전원전위이고, 상기 제2전위는접지전위인것을특징으로 하는반도체 집적회로. [청구항 10] 제9항에 있어서,상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 접속된 제2pmos 트랜지스터와, 상기 제2노드의 가상전위를 상기 기준전위와 비교하고, 비교출력에 의해 상기 제2pmos 트랜지스터의 게이트전위를 제어하며, 상기 제2노드의 가상전위가 상기 기준전위와 등전위로 되도록 피드백제어하는제2연산증폭회로구비한것을특징으로 하는반도체 집적회로. [청구항 11] 제9항에 있어서,상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 접속된 제2pmos 트랜지스터와, 상기 제2노드의 가상전위를 상기 제1노드의 분압전위와 비교하고, 비교출력에 의해 상기 제2pmos 트랜지스터의 게이트전위를 제어하며, 상기 제2노드의 가상전위가 상기 기준전위와 등전위로 되도록 피드백제어하는제2연산증폭회로구비한것을특징으로 하는반도체 집적회로. [청구항 12] 제9항에 있어서,상기 전압인가회로는, 전원노드와 상기 제2노드와의 사이에 소스·드레인간이 접속되고, 게이트에 상기 제1연산증폭회로의 출력노드의 전위가 인가되며, 상기 제2노드의 전위가 상기 기준전위와 실질적으로 등전위로 되도록 피드백제어하는 제2pmos트랜지스터구비한것을특징으로 하는반도체 집적회로. [청구항 13] 제2항, 제3항, 제9항, 제10항, 제11항, 제12항중 어느 한 항에 있어서,상기 제2저항소자 및 제3저항소자의 저항치를 일정하게 유지한 상기 제1저항소자 및 제4저항소자의 저항치를 변화시키는수단구비한것을특징으로 하는반도체 집적회로. [청구항 14] 제13항에 있어서,상기 제1저항소자의 중간노드와 상기 제1노드와의 사이에 병렬로 접속된 제1스위치소자와, 상기 제4저항소자의 양단 사이에 병렬로 접속된제2스위치소자구비한것을특징으로 하는반도체 집적회로. [청구항 16] 제15항에 있어서,상기 전압리미터회로가 제1항에 기재된 반도체 집적회로로 이루어지고, 상기 승압회로의 출력노드가가변전위로되는것을특징으로 하는반도체 메모리. [청구항 17] 제15항에 있어서,상기 전압리미터회로는, 상기 승압회로의 출력노드와 접지노드와의 사이에 직렬로 접속된 제1저항소자, 전류가산형의 디지털/아날로그 변환회로 및 제2저항소자를 갖추고, 상기 승압회로의 출력노드의 전압이 저항분할에 의해 생성된 분압전위가 나타나는 제1노드와 가상전위가 인가되는 제2노드를 갖춘 저항분할회로와,상기 제1노드의 분압전위를 기준전위와 비교하고, 비교결과에 따라 상기 발진회로의 발진 이네이블신호의 활성/비활성상태를 제어하는 제1연산증폭회로와,상기 제2노드의 가상전위를 상기 기준전위와 비교함으로써 상기 가상전위를 상기 기준전위와 동등한 전위로 제어하는피드백형의제2연산증폭회로갖춘것을특징으로 하는반도체 메모리. [청구항 18] 제15항 내지 제17항중 어느 한 항에 있어서,상기 메모리셀은 부유게이트 및 제어게이트를 갖춘 mosfet로 이루어지고, 상기 전압리미터회로에 의해 설정된 전압이상기제어게이트공급되는것을특징으로 하는반도체 메모리.