문맥 (context)
[청구항 1]
기판;
상기 기판 상에 형성된 제1 절연막
상기 제1 절연막에 형성된 상기 기판을 노출시키는 콘택홀
상기 콘택홀에 채워진 도전성 플러그
상기 도전성 플러그 사이의 상기 제1 절연막 상에 형성되어 있고 상부에 캡핑막 패턴이 구비되어 있는 절연성 적층물 패턴
상기 적층물 패턴 사이의 상기 제1 절연막 및 도전성 플러그의 전면을 덮고 상기 적층물 패턴의 측면을 덮고 있는 부착층 패턴
상기 부착층 패턴의 바닥면과 측면 전체를 덮고 있는 제1 도전막 패턴
상기 제1 도전막 패턴과 상기 절연성 적층물 및 상기 부착층 패턴으로 이루어진 결과물의 전면에 형성된 유전막; 및
상기 유전막 상에 형성된 제2 도전막을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터
[청구항 2]
제 1 항에 있어서,상기 제1 절연막은 cvd방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식, hdp를 이용한 방식 및 스핀 코팅방식으로 이루어진 군중 선택된 어느 한 방식으로 형성된막인것을특징으로 하는반도체 장치의 커패시터.
[청구항 3]
제 2 항에 있어서,상기cvd방식, 리플로우(reflow)방식, 증착/식각(depo/etch)방식 및 hdp를 이용한 방식중 선택된 어느 한 방식으로 형성된 제1 절연막은 sio2막, usg막, bpsg막, psg막, sin막, sion막 및 siof막으로 이루어진 군중 선택된하나인것을특징으로 하는반도체 장치의 커패시터.
[청구항 4]
제 2 항에 있어서,상기 스핀 코팅방식으로 형성된 상기 제1 절연막은 sog막, fox막 및 폴리머(polymer)막으로 이루어진 군중 선택된하나인것을특징으로 하는반도체 장치의 커패시터.
[청구항 5]
제 1 항에 있어서,상기 도전성 플러그는 도핑된 폴리 실리콘(poly-si), 텅스텐(w), 티타늄 나이트라이드(tin) 및 티타늄질화막(tisin)으로 이루어진 군중 선택된하나인것을특징으로 하는반도체 장치의 커패시터.
[청구항 6]
제 1 항에 있어서,상기 절연성 적층물 패턴은 순차적으로 형성된 식각저지막 패턴, 제2 절연막 패턴 및 캡핑막패턴구성된것을특징으로 하는반도체 장치의 커패시터.
[청구항 7]
제 6 항에 있어서,상기 제2 절연막 패턴은 상기 제1 절연막을 구성하는 절연성 물질막과 동일한물질막형성된것을특징으로 하는반도체 장치의 커패시터.
[청구항 8]
제 6 항에 있어서,상기 식각저지막 패턴은 sin패턴 및 sion패턴중하나인것을특징으로 하는반도체 장치의 커패시터.
[청구항 9]
제 6 항에 있어서,상기 캡핑막 패턴은 sin 패턴, sion 패턴 및 폴리머 패턴으로 이루어진 군중 선택된하나인것을특징으로 하는반도체 장치의 커패시터.
[청구항 10]
제 1 항에 있어서,상기 부착층 패턴은 단층 또는 복층으로, 티타늄(ti), 티타늄 나이트라이드(tin), 티타늄 질화막(tisin), 코발트(co), 코발트 실리사이드(cosi2), 탄탈륨(ta), 탄탈륨 나이트라이드(tan), 탄탈륨 알루미늄 나이트라이드(taaln), 탄탈륨 질화막(tasin), 탄탈륨 실리사이드(tasi2)로 이루어진 군중 선택된 적어도 어느하나구성된것을특징으로 하는반도체 장치의 커패시터.
[청구항 11]
제 1 항에 있어서,상기 유전막은 bst(basrtio3), bto(batio3), sto(srtio3), pto(pbtio3), pzto(pb(zr, ti)o3), plto((pb,la)tio3), kno3 및 lno(linbo3)로 이루어진 군중 적어도 선택된하나인것을특징으로 하는반도체 장치의 커패시터.
[청구항 12]
제 1 항에 있어서,상기 제1 도전막 패턴 및 제2 도전막은 각각 도핑된 폴리 실리콘, 백금(pt), 이리듐(ir), 루테늄(ru), 루테늄 산화막(ruo2), 이리듐 산화막(iro2), 스트론튬 루테늄 산화막(srruo3), 칼슘 스트론튬 루테늄 산화막(casrruo3), 바륨 스트론튬 루테늄 산화막(basrruo3)으로 이루어진 군중 적어도 선택된 어느 하나 또는 선택된 둘 이상의 조합으로 형성되는조합막인것을특징으로 하는반도체 장치의 커패시터.
[청구항 14]
제 13 항에 있어서,상기(d) 단계는,(d1) 상기 제1 절연막 및 상기 도전성 플러그 전면에 식각저지막, 제2 절연막 및 캡핑막으로 이루어지는 적층물을 순차적으로 형성하는 단계;(d2) 상기 캡핑막의 전면에 감광막을 도포하는 단계;(d3) 상기 감광막을 패터닝하여 상기 도전성 플러그 사이의 상기 캡핑층의 일부를 덮는 감광막 패턴을 형성하는 단계;(d4) 상기 감광막 패턴을 식각마스크로 하여 상기 적층물을 역순으로 식각하는 단계; 및 (d5) 상기 감광막 패턴을 제거하는단계더포함하는것을특징으로 하는반도체 장치의 커패시터.
[청구항 27]
제 13 항에 있어서,상기 평탄화층 패턴은 습식식각 또는 에싱제거하는것을특징으로 하는반도체 장치의 커패시터.
지시문 (instruction)
주어진 특허 청구항을 읽고 발명의 구성요소와 구성을 파악하여 질문에 답하라. 요구되는 정보를 명확한 구조로 정리하라.
질문 (question)
반도체 장치의 커패시터에서 절연성 적층물 패턴을 구성하는 세 가지 세부 패턴은 무엇이며, 이 중 제2 절연막 패턴은 어떤 물질로 형성되는가?
추론 과정 (compact_reasoning)
-
1과제 해석
task_interpretation절연성 적층물 패턴을 구성하는 세 가지 세부 패턴의 명칭과 제2 절연막 패턴의 형성 물질을 찾는 과업이다.
-
2정보 추출
information_extraction청구항 6에서 절연성 적층물 패턴의 구성 요소인 식각저지막 패턴, 제2 절연막 패턴, 캡핑막 패턴을 추출한다.
- 상기 절연성 적층물 패턴은 순차적으로 형성된 식각저지막 패턴, 제2 절연막 패턴 및 캡핑막패턴구성된것을특징으로 하는
-
3근거 선택
evidence_selection제2 절연막 패턴의 물질을 확인하기 위해 청구항 7을 참조하여 제1 절연막과 동일한 물질임을 확인한다.
- 상기 제2 절연막 패턴은 상기 제1 절연막을 구성하는 절연성 물질막과 동일한물질막형성된것을특징으로 하는
-
4논리 통합
logical_integration청구항 2, 3, 4를 통해 제1 절연막의 물질(sio2, usg, bpsg, psg, sin, sion, siof, sog, fox, 폴리머 등)이 제2 절연막의 물질이 됨을 논리적으로 연결한다.
- 상기 제2 절연막 패턴은 상기 제1 절연막을 구성하는 절연성 물질막과 동일한물질막형성된것
-
5결론 도출
conclusion_formulation세 가지 패턴은 식각저지막 패턴, 제2 절연막 패턴, 캡핑막 패턴이며, 제2 절연막 패턴은 제1 절연막과 동일한 물질로 형성됨을 결론짓는다.
-
6답변 생성
answer_generation질문에 대해 구조화된 형식으로 최종 답변을 작성한다.
최종 답변 (final_answer)
{"세부 패턴": ["식각저지막 패턴", "제2 절연막 패턴", "캡핑막 패턴"], "제2 절연막 패턴의 물질": "제1 절연막을 구성하는 절연성 물질막과 동일한 물질"}
핵심 해석 (core_interpretation)
반도체 커패시터의 절연성 적층물 패턴은 식각저지막, 제2 절연막, 캡핑막으로 구성되며, 특히 제2 절연막은 제1 절연막과 동일한 물질을 사용하여 공정의 일관성을 유지한다.