비동기식 가변길이 복호장치 document_id 1019980061636

[청구항 1] 외부로부터 복호요구신호와 함께 입력된 모드명령을 분석하여, 해당되는 하나의 로직만 활성화시키기 위한 신호를 출력하는 모드신호 분석수단 상기 모드신호 분석수단에 의해 활성화되어 입력되는 코드를 디코딩하여 심볼과 처리완료신호를 출력하는 다수개의 디코딩수단 상기 디코딩수단으로부터 연산완료신호와 함께 입력된 현재 디코딩 코드의 길이를 나타내는 코드길이 신호를 누적하여 쉬프트길이를 출력하고, 필요한 경우 비트열을 입력받기 위한 읽기 신호를 출력하는 코드길이 누적수단 상기 코드길이 누적수단의 읽기 신호에 의해 외부로부터 비트열을 입력받아 버퍼링하는 비트열 버퍼링수단 상기 비트열 버퍼링수단으로부터 입력된 입력비트를 상기 코드길이 누적수단의 쉬프트 길이만큼 쉬프트시켜 제공하는 제1 쉬프팅수단; 및 상기 제1 쉬프팅수단의 출력을 상기 디코딩수단의 코드길이만큼 쉬프트시켜, 쉬프트된 코드를 상기 디코딩수단으로 제공하는 제2 쉬프팅수단 을 구비하는 가변길이 복호장치 [청구항 2] 제 1 항에 있어서,다수개의 디코딩수단 각각은, 프로그램 가능한로직어레이포함하는것을특징으로 하는가변길이 복호장치. [청구항 3] 제 1 항 또는 제 2 항에 있어서,상기제1 및 제2 쉬프팅수단은,배럴쉬프터인것을특징으로 하는가변길이 복호장치. [청구항 4] 제 3 항에 있어서,상기 제1 배럴쉬프터는,상기 코드길이 누적수단으로부터 처리완료신호와 함께 48비트의 쉬프트길이를 입력받고, 상기 제2 배럴쉬프터로부터 처리완료신호를 입력받아 이의 제어에 의해 상기 비트열 버퍼링수단으로부터 입력된 72비트의 입력비트들을 쉬프트시켜24비트의입력코드를상기제2배럴쉬프터로제공하는것을특징으로 하는가변길이 복호장치. [청구항 5] 제 1 항에 있어서,상기 모드신호 분석수단에 입력되는 모드명령의 코드가 가변길이 코드들이 복잡한 테이블을 실행시키기 위한 명령에는 짧은 코드가 할당되고, 간단한 테이블을 실행시키기 위한 명령에는 긴 코드가 할당되어, 복잡한 테이블이 간단한 테이블에 비해 빨리 처리되도록할당되는것을특징으로 하는가변길이 복호장치. [청구항 6] 제 1 항에 있어서,상기 모드신호 분석수단은,상기 복호요구 사건신호에 의해 프리차지 혹은 디스차지되며, 상기 모드명령을 디코딩하는 논리곱 회로부;상기 부정논리곱 회로부의 출력들을 반전시키는 제1 반전 회로부;상기 반전 회로부의 출력을 논리합하는 논리합 회로부; 및상기 논리합 회로부의 출력을 반전시키는제2반전회로부구비한것을특징으로 하는가변길이 복호장치. [청구항 7] 제 6 항에 있어서,상기 논리곱 회로부는,각 출력 라인에 구비되며, 상기 복호요구 사건신호를 게이트 단자에 입력받고, 일측이 기준전압에 연결된 제1 p형 트랜지스터;상기 복호요구 사건신호를 게이트 단자에 입력받고, 일측이 접지전압에 연결된 제1 n형 트랜지스터;게이트 단자에 모드명령 코드가 입력되고, 상기 제1 n형 트랜지스터와 각각의 출력단 사이에 직렬로 연결된 적어도 두개의 제2 및 제3 n형트랜지스터구비한것을특징으로 하는가변길이 복호장치. [청구항 8] 제 7 항에 있어서,상기 복호요구 사건신호를 지연시키는제1지연수단더구비한것을특징으로 하는가변길이 복호장치. [청구항 9] 제 8 항에 있어서,상기 논리합 회로부는,상기 제1 지연수단의 출력에 의해 각각의 출력라인을 프리차지시키기 위한 제2 p형 트랜지스터;상기 제1 지연수단의 출력에 의해 각각의 출력라인을 디스차지시키기 위한 제4 n형 트랜지스터; 및게이트 단자에 상기 논리곱 회로부의 각각의 반전수단의 출력이 연결되고, 일측이 상기 제2 p형 트랜지스터에 연결되고, 타측이 상기 제4 n형 트랜지스터에 연결된 각 출력라인별로 구비된 제5 n형트랜지스터구비한것을특징으로 하는가변길이 복호장치. [청구항 10] 제 4 항에 있어서,상기제1 및 제2 배럴쉬프터는,입력코드에 쉬프트할 코드길이에 대한 윈도우를 씌워서쉬프트하는것을특징으로 하는가변길이 복호장치. [청구항 11] 제 10 항에 있어서,상기 제2 배럴쉬프터는, 상기 제1 배럴쉬프터로부터 입력되는 코드를 일시 저장하는 제1 레지스터; 및상기 제2 배럴쉬프터의 출력을 일시저장하는 제2 레지스터를 더 구비하여48비트의코드입력받는것을특징으로 하는가변길이 복호장치. [청구항 12] 제 11 항에 있어서,상기 제2 배럴쉬프터는, 상기 연산완료 신호에 의해 출력라인을 프리차지시키기 위한 각각의 출력라인에 연결된 다수개의 제3 p형 트랜지스터;상기 연산완료 신호에 의해 디스차지시키기 위한 제6 n형 트랜지스터;상기 코드길이의 각 비트를 게이트 단자에 입력받고, 일측이 상기 제6 n형 트랜지스터에 연결된 코드길이 비트수만큼의 제7 n형 트랜지스터;각각의 출력 라인마다 동일하게 구비되며, 입력 코드를 게이트 단자에 입력받고, 일측이 상기 제7 n형 트랜지스터에 연결되고, 타측이 각각의 출력 라인에 연결된 코드길이 비트수만큼의 제8 n형 트랜지스터; 및상기 각각의 출력단에 연결된제3반전수단구비한것을특징으로 하는가변길이 복호장치. [청구항 13] 제 1 항에 있어서,상기 코드길이 누적수단은,리셋신호에 의해 초기 비트가 일시 저장되고, 누적된 코드길이를 일시 저장하는 제3 레지스터;상기 제3 레지스터의 출력을 코드길이만큼 쉬프트시키는 제3 쉬프터;상기 제3 쉬프터의 출력을 재정렬하여 48비트의 쉬프트길이를 출력하는 비트 재정렬기;상기 제3 쉬프터의 출력을 감시하여 쉬프트 길이가 24비트를 초과하는 경우 상기 비트열 버퍼링수단으로 제공되는 읽기 신호를 생성하는 읽기신호 생성회로; 및상기 제3 쉬프터의 출력을 입력받고, 상기 읽기신호 생성회로의 읽기 신호를 입력받아 코드길이를 가산하여 누적하는다수개의가산기구비한것을특징으로 하는가변길이 복호장치. [청구항 14] 제 13 항에 있어서,신호 생성회로는,상기 제3 쉬프터의 24비트의 출력을 비트 논리합하는논리합게이트포함한것을특징으로 하는가변길이 복호장치. [청구항 15] 제 14 항에 있어서,상기 제3 쉬프터는,배럴쉬프터인것을특징으로 하는가변길이 복호장치. [청구항 16] 제 1 항에 있어서,상기 비트열 버퍼링수단은,상기 코드길이 누적수단의 읽기 신호와 외부 채널 버퍼의 비트열 입력확인 사건신호를 반전시킨 신호를 입력받아 비트열 요구신호를 상기 외부 채널 버퍼로 제공하는 비트열 요구신호 생성회로;상기 비트열 입력확인 사건신호의 제어를 받아 상기 외부 채널 버퍼로부터 입력되는 비트열을 일시 저장하는 제4 레지스터;상기 비트열 입력확인 사건신호의 제어를 받아 상기 제4 레지스터의 출력을 일시 저장하는 제5 레지스터; 및상기 비트열 입력확인 사건신호의 제어를 받아 상기 제5 레지스터의 출력을 일시 저장하는제6레지스터구비한것을특징으로 하는가변길이 복호장치. [청구항 17] 제 16 항에 있어서,상기 비트열 요구신호 생성회로는,논리곱게이트포함한것을특징으로 하는가변길이 복호장치.