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전압 제어 발진기용 트림가능한 다단자 캐패시터 document_id 1019980702726

출원번호
1019980702726
분류
전기(H섹션)
문맥 (context)
[청구항 1] 다단자 캐패시터에 있어서, 제1 및 2표면을 서로 거의 평행하게 갖는 유전체층과 상기 다단자 캐패시터의 단자를 구비하며 상기 제1표면상에 배치된 공통 전도판과 상기 제2표면상에 배치된 복수의 분리된 전도판을 구비하며, 상기 분리 전도판 및 상기 공통 전도판은 대응하는 복수의 캐패시터를 형성하기 위해 정렬되고, 상기 분리 전도판 각각은 상기 다단자 캐패시터의 다른 단자를 구비하는 것을 특징으로 하는 다단자 캐패시터 [청구항 2] 제1항에 있어서,상기 분리 전도판들중 하나로써 정렬되고 상기 분리 전도판들중 하나로써 캐패시터를 형성하는 상기 공통 전도판의 각 부분내에 형성된 복수의 탭을 더 구비하며, 상기 탭은 상기 복수의 캐패시터 각각의 캐패시턴스값을 동조시키기 위해 선택적으로 제거할 수있는것을특징으로 하는다단자 캐패시터. [청구항 3] 제2항에 있어서,상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3단자를 각기 구비하는 제2및3판구비하는것을특징으로 하는다단자 캐패시터. [청구항 4] 제3항에 있어서,상기 제2판으로써 정렬되고 상기 제2판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제1복수의 탭을 구비하고, 상기 제1복수의 탭 각각은 제1표면 영역이고, 상기 제3판으로써 정렬되고 상기 제3판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제2복수의 탭을 구비하고, 상기 제2복수의 탭 각각은제2표면영역인것을특징으로 하는다단자 캐패시터. [청구항 5] 제1항에 있어서,상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3단자를 각기 구비하는 제2및3판구비하는것을특징으로 하는다단자 캐패시터. [청구항 6] 전압 제어 발진기 회로에 있어서, 전압 제어 발진기 회로는, 출력 단자를 갖는 공진기와 다단자 캐패시터 를 구비하며, 상기 다단자 캐패시터는, 제1 및 2표면을 서로 거의 평행하게 갖는 유전체층과 상기 제1표면상에 배치된 공통 전도판을 구비하며, 상기 공통 전도판은, 상기 공진기의 상기 출력 단자에 연결되는 상기 다단자 캐패시터의 단자와 상기 제2표면상에 배치된 복수의 분리 전도판을 구비하며, 상기 분리 전도판 및 상기 공통 전도판은 대응하는 복수의 캐패시터를 형성하기 위해 정렬되고, 상기 분리 전도판 각각은 상기 다단자 캐패시터의 다른 단자를 구비하는 것을 특징으로 하는 전압 제어 발진기 회로 [청구항 7] 제6항에 있어서,상기 분리 전도판들중 하나로써 정렬되고 상기 분리 전도판들중 하나로써 캐패시터를 형성하는 상기 제1판의 각 부분내에 형성된 복수의 탭을 더 구비하며, 상기 탭은 상기 복수의 캐패시터 각각의 캐패시턴스값을 동조시키기 위해 선택적으로 제거할 수있는것을특징으로 하는전압 제어 발진기 회로. [청구항 8] 제7항에 있어서,상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3전도판을 구비하고 상기 제2 및 3분리 전도판은 제2및3단자각각구비하는것을특징으로 하는전압 제어 발진기 회로. [청구항 9] 제8항에 있어서,상기 제2판으로써 정렬되고 상기 제2판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제1복수의 탭을 구비하고, 상기 제1복수의 탭 각각은 제1표면 영역이고, 상기 제3판으로써 정렬되고 상기 제3판으로써 캐패시터를 형성하는 상기 제1전도판의 부분내에 형성된 상기 복수의 탭은 제2복수의 탭을 구비하고, 상기 제2복수의 탭 각각은제2표면영역인것을특징으로 하는전압 제어 발진기 회로. [청구항 10] 제6항에 있어서,상기 공통 전도판은 제1단자를 구비하고, 상기 복수의 분리 전도판은 제2 및 3전도판을 구비하며 상기 제2 및 3분리 전도판은 제2및3단자각각구비하는것을특징으로 하는전압 제어 발진기 회로. [청구항 11] 다단자 캐패시터에 있어서, 제1 및 2표면을 서로 거의 평행하게 갖는 유전체층과 상기 제1표면상에 배치되고 제1표면 영역을 갖는 제1전도판과 상기 제1표면상에 배치되고 제2표면 영역을 갖고 상기 제1전도판으로부터 분리되며 상기 제1전도판과 비접촉하는 제2전도판과 상기 제2표면상에 배치되고 결합된 상기 제1 및 2표면 영역보다 더 큰 제3표면 영역을 갖 는 제3전도판을 구비하며, 상기 제1전도판은 상기 제3전도판의 제1부분과 정렬하여 제1캐패시터를 형성하고, 상기 제2전도판은 상기 제3전도판의 제2부분과 정렬하 제2캐패시터를 형성하는 것을 특징으로 하는 다단자 캐패시터 [청구항 12] 제11항에 있어서,상기 제1전도판의 상기 제1부분내에 형성된 제1복수의 탭과;상기 제2전도판의 상기 제2부분내에 형성된 제2복수의 탭을 구비하며,상기 제1 및 2복수의 탭들중 각 탭이 상기 제1 및 2캐패시터값을 동조시키기 위해 선택적으로 제거될 수있는것을특징으로 하는다단자 캐패시터. [청구항 13] 제12항에 있어서,상기 제1복수의 탭들은 같은 제1표면 영역에 있고, 상기 제2복수의 탭들은 같은제2표면영역에있는것을특징으로 하는다단자 캐패시터.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
다단자 캐패시터에서 복수의 캐패시턴스 값을 동조시키기 위해 선택적으로 제거할 수 있는 구성 요소는 무엇이며, 이는 어느 부분에 형성되는가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    다단자 캐패시터에서 캐패시턴스 값을 동조하기 위해 선택적으로 제거 가능한 구성 요소와 그 형성 위치를 찾는 것이다.

  2. 2정보 추출information_extraction

    청구항 2에서 캐패시턴스 값을 동조시키기 위해 선택적으로 제거할 수 있는 구성 요소로 '복수의 탭'이 언급되었으며, 이는 '공통 전도판의 각 부분 내'에 형성된다고 명시되어 있다.

    • 상기 공통 전도판의 각 부분내에 형성된 복수의 탭을 더 구비하며, 상기 탭은 상기 복수의 캐패시터 각각의 캐패시턴스값을 동조시키기 위해 선택적으로 제거할 수있는것을특징으로 하는다단자 캐패시터
  3. 3근거 선택evidence_selection

    제거 가능한 구성 요소인 '복수의 탭'과 그 위치인 '공통 전도판의 각 부분 내'를 포함하는 구절을 선택한다.

    • 상기 공통 전도판의 각 부분내에 형성된 복수의 탭을 더 구비하며, 상기 탭은 상기 복수의 캐패시터 각각의 캐패시턴스값을 동조시키기 위해 선택적으로 제거할 수있는것을특징으로 하는다단자 캐패시터
  4. 4논리 통합logical_integration

    추출된 정보를 결합하여, 선택적으로 제거 가능한 구성 요소는 '복수의 탭'이고, 이는 '공통 전도판의 각 부분 내'에 형성된다는 결론을 도출한다.

  5. 5결론 도출conclusion_formulation

    질문에 대한 직접적인 답변을 구성한다.

  6. 6답변 생성answer_generation

    최종 답변을 작성한다.

최종 답변 (final_answer)
복수의 탭이며, 이는 공통 전도판의 각 부분 내에 형성된다.
핵심 해석 (core_interpretation)
다단자 캐패시터의 각 캐패시턴스 값을 조절하기 위해 공통 전도판 내부에 형성된 탭을 선택적으로 제거함으로써 용량을 동조시키는 기술이다.