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탄화실리콘금속-절연체반도체전계효과트랜지스터 document_id 1019980709957

출원번호
1019980709957
분류
전기(H섹션)
문맥 (context)
[청구항 2] 제1항에 있어서,상기p형 탄화실리콘 베이스층은, 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여 선택된 상기 탄화실리콘 베이스층의 캐리어농도및상기탄화실리콘 베이스층의두께중최소한하나구비하는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터. [청구항 3] 제2항에 있어서,상기p형 탄화실리콘 베이스층의 두께는, 상기 탄화실리콘 표동층내에 형성된 상기 p형 탄화실리콘 영역들을 갖지 않는 상응하는 탄화실리콘 전계효과 트랜지스터에서의 뒷면 공핍을 방지하기 위하여 필요한 두께보다 작은두께갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터. [청구항 4] 제1항에 있어서,상기p형 탄화실리콘 베이스층은 약 5㎛보다 적은두께갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터. [청구항 5] 제1항에 있어서,상기p형 탄화실리콘 베이스층은 약 2×1018㎝-3보다 적은캐리어농도갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계효과 트랜지스터. [청구항 7] 제6항에 있어서,상기 제2 에피택셜층은 약 5㎛보다 적은두께갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 8] 제6항에 있어서,상기 제2 에피택셜층은 약 2×1018㎝-3보다 작은캐리어농도갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 트랜지스터의 단위셀. [청구항 10] 제6항에 있어서,상기 절연층은산화층으로이루어지는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 11] 제10항에 있어서,상기n형영역들은 상기 제2 에피택셜층위에 형성된 n형 탄화실리콘의 제3 에피택셜층으로 이루어지며, 상기 제2 에피택셜층의 맞은편에 상부표면을 가지며, 상기 제1 및 제2 트렌치는 상기 제3 및 제2 에피택셜층들을 통과하여아래확장되는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 12] 제6항에 있어서,상기 제1 에피택셜층과 상기 기판사이에 형성된 n형탄화실리콘의완충층더구비하는것을특징으로 하는금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 14] 제13항에 있어서,상기 제2 에피택셜층은 약 5㎛보다 적은두께갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터. [청구항 15] 제13항에 있어서,상기 제2 에피택셜층은 약 2×1018㎝-3보다 작은캐리어농도갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터. [청구항 16] 제13항에 있어서,상기 제1 에피택셜층과 상기 기판사이에 형성된 n도전형탄화실리콘의완충층더구비하는것을특징으로하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터. [청구항 17] 제16항에 있어서,상기n형영역들은 상기 제2에피택셜층위에 형성된 n형 탄화실리콘의 제3 에피택셜층으로 이루어지고, 상기 제2 에피택셜층의 반대편의 상부표면을 갖는 것을 특징으로 하며, 상기 제1 및 상기 제2 트렌치는 상기 제3 및 상기 제2 에피택셜층들을 통과하여 아랫방향확장되는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터. [청구항 18] 제13항에 있어서,상기 탄화실리콘은 4h탄화실리콘으로이루어지는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터. [청구항 20] 제19항에 있어서,상기 제2 에피택셜층은 약 5㎛보다 적은두께갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 23] 제19항에 있어서,상기 절연층은산화층으로이루어지는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 24] 제19항에 있어서,상기 소오스 콘택 아래의 상기 제2 에피택셜층내에 형성된 p도전형 탄화실리콘의 제2 영역을 더 구비하고, 상기 p도전형 탄화실리콘의 제2 영역은 상기 제2 에피택셜층보다 더 높은캐리어농도갖는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 25] 제19항에 있어서,상기 탄화실리콘은 4h탄화실리콘으로이루어지는것을특징으로하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀. [청구항 26] 제19항에 있어서,상기 제1 에피택셜층과 상기 기판사이에 형성된 n도전형탄화실리콘의완충층더구비하는것을특징으로 하는탄화실리콘 금속-절연체 반도체 전계 효과 트랜지스터의 단위셀.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
p형 탄화실리콘 베이스층의 캐리어 농도 및 두께를 조절함으로써 얻을 수 있는 기술적 효과는 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    p형 탄화실리콘 베이스층의 캐리어 농도 및 두께 조절을 통해 얻는 기술적 효과를 추출해야 한다.

  2. 2정보 추출information_extraction

    청구항 2에서 p형 탄화실리콘 베이스층의 캐리어 농도 및 두께 조절과 관련된 목적/효과 문구를 확인한다.

    • 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여 선택된 상기 탄화실리콘 베이스층의 캐리어농도및상기탄화실리콘 베이스층의두께중최소한하나구비하는것
  3. 3근거 선택evidence_selection

    질문에 직접적으로 대응하는 효과 부분인 '뒷면 공핍 방지'와 '온 상태 저항 감소'를 선택한다.

    • 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여
  4. 4논리 통합logical_integration

    캐리어 농도와 두께를 조절하는 행위가 뒷면 공핍 방지와 온 상태 저항 감소라는 두 가지 효과를 목적으로 함을 연결한다.

    • 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여
  5. 5결론 도출conclusion_formulation

    추출된 효과를 바탕으로 질문에 대한 답변을 구성한다.

    • 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여
  6. 6답변 생성answer_generation

    최종 답변을 작성한다.

    • 상기 베이스층의 뒷면 공핍을 방지하면서 상기 트랜지스터의 온 상태 저항을 감소하기 위하여
최종 답변 (final_answer)
p형 탄화실리콘 베이스층의 캐리어 농도와 두께 중 최소한 하나를 선택적으로 조절함으로써, 베이스층의 뒷면 공핍을 방지하면서 트랜지스터의 온 상태 저항을 감소시킬 수 있다.
핵심 해석 (core_interpretation)
p형 탄화실리콘 베이스층의 물리적 특성(두께 및 캐리어 농도)을 최적화하여 소자의 뒷면 공핍 현상을 억제하고 온 상태 저항을 낮추는 기술적 수단을 제공한다.