문맥 (context)
[청구항 1]
반도체장치에 있어서
제 1 도전형의 반도체영역을 갖는 반도체기판과
상기 제 1 도전형의 상기 반도체영역의 표면상에 형성된 게이트절연막과
상기 제 1 도전형의 상기 반도체영역의 표면상에 형성되고 소자형셩영역 을 정의하는 소자격리막과
상기 제 1 도전형의 상기 반도체영역에 형성되고 상기 제 1 도전형과 반대인 제 2 도전형을 가지며, 상기 제 1 도전형의 상기 반도체영역과 함께 보호다이오드로서의 역할을 하는 제 1 확산영역과
상기 제 1 도전형의 상기 반도체영역에 형성되고 상기 제 2 도전형을 가지며, 각각이 소오스 또는 드레인으로서의 역할을 하는 제 2 확산영역들과
제 1 도전층이 상기 게이트절연막 및 상기 제 2 확산층의 적어도 일부분상에 형성되고, 제 2 도전층이 상기 제 1 도전층 및 상기 제 1 확산층상에 형성되고 상기 제 1 도전층 및 상기 제 1 확산층과 전기적으로 접속되며, 상기 제 1 도전층 및 상기 제 2 도전층이 2층 구조를 갖는 게이트전극을 구성하는 상기 제 1 도전층 및 상기 제 2 도전층과
상기 반도체기판상에 형성되고, 상기 제 2 도전막을 덮는 제 1 절연막과
상기 제 1 절연막상에 형성되며, 상기 제 1 절연막에 형성된 적어도 하나의 콘택홀을 통해서 상기 제 2 도전층 또는 상기 제 2 확산영역에 전기적으로 접속되는 제 1 금속배선층과; 그리고
상기 제 1 절연막과 상기 제 1 금속배선층상에 형성된 제 2 절연막을 구비하는 반도체장치
[청구항 2]
제 1 항에 있어서,상기 제 1 도전형의 상기 반도체영역내의 상기 제 1 확산영역이 형성되는 영역과, 상기 제 2 도전형의 상기 반도체영역내의 상기 제 2 확산영역이 형성되는 영역은 상기 소자격리막에 의해격리되는것을특징으로 하는반도체장치.
[청구항 3]
제 1 항에 있어서,상기 제 1 도전층은 불순물이 도핑된 폴리실리콘막이고, 상기 제 2 도전층은텅스텐실리사이드막인것을특징으로 하는반도체장치.
[청구항 4]
제 1항에 있어서:상기 제 1 및 제 2 도전층의 측벽들상에 형성된 사이드월스페이서들과; 그리고상기 제 1 도전형의 상기 반도체영역에 형성되고, 상기 제 2 도전형을 가지며, ldd로서의 역할을 하는제3확산영역들을추가구비하는것을특징으로 하는반도체장치.
[청구항 5]
제 1항에 있어서:상기 제 1 절연막과 상기 제 1 금속배선상에 형성된 제 2 절연막과;상기 제 2 절연막상에 형성되고, 상기 제 2 절연막에 형성된 적어도 하나의 콘택홀을 통해서 상기 제 1 금속배선층과 전기적으로 접속되는 제 2 금속배선층과; 그리고상기 제 2 절연막과 상기 제 2 금속배선층상에 형성된제3절연막을추가구비하는것을특징으로 하는반도체장치.
[청구항 12]
반도체장치에 있어서
반도체기판과;
상기 반도체기판상에 형성된 p형 웰 및 n형 웰과
상기 반도체기판의 표면상에 형성된 게이트절연막과
상기 반도체기판의 표면상에 형성되어 소자형성영역을 정의하는 소자격리막과
상기 p형 웰내에 형성되고, 상기 p형 웰과 함께 보호다이오드로서의 역할을 하는 제 1 n형 확산영역과
상기 n형 웰내에 형성되고, 상기 n형 웰과 함께 보호다이오드로서의 역할을 하는 제 1 p형 확산영역과
상기 p형 웰내에 형성되고, 각각이 소오스 또는 드레인으로서의 역할을 하는 제 2 n형 확산영역과
상기 n형 웰내에 형성되고, 각각이 소오스 또는 드레인으로서의 역할을 하는 제 2 p형 확산영역과
제 1 도전층이 상기 게이트절연막 및 상기 소자격리막의 적어도 일부분상에 형성되고, 제 2 도전층이 상기 제 1 도전층상과 상기 제 1 n형 확산층 또는 상기 제 1 p형 확산층상에 형성되고 상기 제 1 도전층에 및 상기 제 1 n형 확산층 또는 상기 제 1 p형 확산층에 전기적으로 접속되며, 상기 제 1 도전층 및 상기 제 2 도전층이 2층 구조를 갖는 게이트전극을 구성하는 상기 제 1 도전층 및 상기 제 2 도전층과
상기 반도체기판상에 형성되고, 상기 제 2 도전막을 덮는 제 1 절연막과
상기 제 1 절연막상에 형성되며, 상기 제 1 절연막에 형성된 적어도 하나의 콘택홀을 통해서 상기 제 2 도전층, 상기 제 2 n형 확산영역 또는 상기 제 2 p형 확산영역에 전기적으로 접속되는 제 1 금속배선층과
상기 제 1 절연막과 상기 제 1 금속배선층상에 형성된 제 2 절연막과
상기 제 2 절연막상에 형성되고, 상기 제 2 절연막에 형성된 적어도 하나의 콘택홀을 통해서 상기 제 1 금속배선층과 전기적으로 접속되는 제 2 금속배선층과; 그리고
상기 제 2 절연막과 상기 제 2 금속배선층상에 형성된 제 3 절연막을 구비하는 반도체장치
[청구항 13]
제 12 항에 있어서,상기p형 웰내의 상기 제 1 n형 확산영역이 형성되는 영역과, 상기 p형 웰내의 상기 제 2 n형 확산영역이 형성되는 영역은 상기 소자격리막에 의해 격리되고, 상기 n형 웰내의 상기 제 1 p형 확산영역이 형성되는 영역과, 상기 n형 웰내의 상기 제 2 p형 확산영역이 형성되는 영역은 상기 소자격리막에 의해격리되는것을특징으로 하는반도체장치.
[청구항 15]
제 12 항에 있어서:상기 제 1 및 제 2 도전층의 측벽들상에 형성된 사이드월스페이서들과; 상기 p형 웰에 형성되고, ldd로서의 역할을 하는 제 3 n형 확산영역들과; 그리고상기 n형 웰에 형성되고, ldd로서의 역할을 하는 제 3 p형확산영역들을추가구비하는것을특징으로 하는반도체장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
청구항 1 및 청구항 3에 기재된 반도체장치에서 게이트전극을 구성하는 제 1 도전층과 제 2 도전층은 각각 어떠한 물질로 이루어져 있는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation청구항 1 및 청구항 3을 참조하여 게이트전극을 구성하는 제 1 도전층과 제 2 도전층의 물질을 찾는다.
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2정보 추출
information_extraction청구항 1에서 게이트전극이 제 1 도전층과 제 2 도전층의 2층 구조로 구성됨을 확인하고, 청구항 3에서 각 층의 구체적 물질을 추출한다.
- 제 1 도전층 및 상기 제 2 도전층이 2층 구조를 갖는 게이트전극을 구성하는 상기 제 1 도전층 및 상기 제 2 도전층
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3근거 선택
evidence_selection청구항 3에 명시된 제 1 도전층과 제 2 도전층의 물질 정보를 선택한다.
- 상기 제 1 도전층은 불순물이 도핑된 폴리실리콘막이고, 상기 제 2 도전층은텅스텐실리사이드막인것을특징으로 하는반도체장치
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4논리 통합
logical_integration청구항 1의 게이트전극 구성 요소와 청구항 3의 물질 정의를 결합하여 답변을 도출한다.
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5결론 도출
conclusion_formulation제 1 도전층은 불순물이 도핑된 폴리실리콘막이고, 제 2 도전층은 텅스텐실리사이드막임을 확정한다.
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6답변 생성
answer_generation추출된 정보를 바탕으로 질문에 대한 최종 답변을 작성한다.
최종 답변 (final_answer)
제 1 도전층은 불순물이 도핑된 폴리실리콘막이고, 제 2 도전층은 텅스텐실리사이드막이다.
핵심 해석 (core_interpretation)
본 발명은 게이트전극을 불순물이 도핑된 폴리실리콘막(제 1 도전층)과 텅스텐실리사이드막(제 2 도전층)의 2층 구조로 구성하는 반도체장치에 관한 기술이다.