반도체 집적 회로 장치 document_id 1019990049354

[청구항 1] n 형 웰중에 형성되는 pmos 트랜지스터와, p 형 웰중에 형성되는 nmos 트랜지스터로 형성되고, 상기 pmos 트랜지스터와 상기 nmos 트랜지스터의 게이트 및 확산층과, 제1층째의 금속 배선층을 연결하는 컨택트 홀이 있고, 상기 컨택트 홀에는 도전체가 매립되는 반도체 집적 회로에 있어서, 상기 컨택트 홀의 평면 형상이 적어도 2종류이상 존재하는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 2] 제1항에 있어서,상기 반도체 집적 회로 장치 상에 있는복수의컨택트홀중적어도일변의길이동일한것을특징으로 하는반도체 집적 회로 장치. [청구항 3] 제1항에 있어서,상기 게이트 전극과 상기 확산층을 접속하는 적어도 하나의 컨택트 수단이, 상기 컨택트 홀에 매립된 도전층만을 따라 행해지는것을특징으로 하는반도체 집적 회로 장치. [청구항 4] 제1항에 있어서,적어도 상기 컨택트 홀에 매립된 도전층을 이용하여, 상기 트랜지스터의 소스 또는 드레인에의배선행하는것을특징으로 하는반도체 집적 회로 장치. [청구항 5] 제1항에 있어서,상기 트랜지스터의 소스의 확산층에 접속되는 컨택트 홀의 면적이, 드레인의 확산층에 접속되는 컨택트 홀의 면적보다도 큰 것특징으로 하는반도체 집적 회로 장치. [청구항 6] 제1항에 있어서,적어도 상기 컨택트 홀에 매립된 도전층을 이용하여,상기웰의배선행하는것을특징으로 하는반도체 집적 회로 장치. [청구항 7] n 형 웰중에 형성되는 pmos 트랜지스터와, p 형 웰중에 형성되는 nmos 트랜지스터로 형성되고, 적어도 제1층째의 금속 배선층과, 제2층째의 금속 배선층으로 배선되고, 상기 pmos 트랜지스터와 상기 nmos 트랜지스터의 게이트 및 확산층과, 상기 제1층째의 금속 배선층을 연결하는 컨택트 홀과, 상기 제1층째의 금속 배선층과 상기 제2층째의 금속 배선층을 연결하는 관통 홀이 있고, 상기 n 형 웰의 전위와 상기 p 형 웰의 전위가 각각 독립적으로 제어되는 반도체 집적 회로 장치에 있어서, 상기 n 형 웰의 전위와 상기 p 형 웰의 전위를 취하기 위한 배선이 상기 제1층째의 금속 배선층, 또는 상기 컨택트 홀중에 형성되는 도전체, 또는 상기 컨택트 홀중에 형성되는 도전체와 상기 제1 금속 배선층에 의해 구성되고, 상기 전원 전위와 접지 전위가 상기 제2층째의 금속 배선층에 의해 배선되는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 8] 제7항에 있어서,상기 트랜지스터의 채널 방향과 상기n 형 웰의 전위와 상기 p 형 웰을 제어하는 배선과,상기전원전위와접지전위의배선평행한것을특징으로 하는반도체 집적 회로 장치. [청구항 9] 제7항에 있어서,상기 컨택트 홀 내에 형성되는 도전체와 제1층째의 금속 배선층이 텅스텐을 주성분으로 하여 구성되고, 상기 제2층째의 금속 배선층이구리를주성분구성되는것을특징으로 하는반도체 집적 회로 장치. [청구항 10] 제7항에 있어서,상기 제1층째의 금속 배선층이 상기 제2층째의 금속 배선층보다도 얇은 것특징으로 하는반도체 집적 회로 장치. [청구항 11] 제7항에 있어서,상기 반도체 집적 회로 장치가 p 형 기판 상에 형성되고, 상기 p 형의 웰이 상기 p 형 기판 상에 형성된 깊은 n형의웰중형성되는것을특징으로 하는반도체 집적 회로 장치. [청구항 12] 제9항에 있어서,하나의 용량 소자와 하나의 트랜지스터로 구성되는 메모리 셀을 이용한 다이내믹형의 반도체 기억 장치를 동일 칩 상에 집적하는 반도체 집적 회로 장치에서, 상기 제1층째의 금속 배선층에 의해상기다이내믹형의반도체기억장치의비트선더형성하는것을특징으로 하는반도체 집적 회로 장치. [청구항 13] 제12항에 있어서,상기 용량 소자가제1층째의금속 배선층과제2층째의금속 배선층사이의높이의범위내형성되는것을특징으로 하는반도체 집적 회로 장치. [청구항 14] 기판에 형성되는 mis 트랜지스터와, 상기 기판 위에 형성되는 제1 배선층과, 상기 제1 배선층 위에 형성되는 제2 배선층과, 상기 mis 트랜지스터의 소스, 게이트, 드레인, 상기 제1 배선층, 및 상기 제2 배선층 중 2개를 전기적으로 접속하는 컨택트 홀 을 포함하며, 상기 기판면 상에 xy 평면을 가정한 경우, 상기 컨택트 홀에 의해 접속되는 상기 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 또는 제2 배선층의 상기 xy 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 15] 기판에 형성되는 mis 트랜지스터와, 상기 기판 위에 형성되는 제1 배선층과, 상기 제1 배선층 위에 형성되는 제2 배선층과, 상기 mis 트랜지스터의 소스, 게이트, 드레인, 상기 제1 배선층, 및 상기 제2 배선층 중 2개를 전기적으로 접속하는 컨택트 홀 을 포함하며, 상기 기판면 상에 xy 평면을 가정한 경우, 상기 컨택트 홀에 의해 접속되는 상기 트랜지스터의 소스, 게이트, 드레인, 제1 배선층, 또는 제2 배선층의, 상기 컨택트 홀과의 접촉 부분의 상기 xy 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 16] 제14항 또는 제15항에 있어서,상기 컨택트 홀에는도전체매립되는것을특징으로 하는반도체 집적 회로 장치. [청구항 17] 제14항 내지 제16항 중 어느 한 항에 있어서,상기 제1 배선층 및 제2 배선층은금속 배선층인것을특징으로 하는반도체 집적 회로 장치. [청구항 18] 기판에 형성되는 확산층과, 상기 기판 위에 형성되는 중간층과, 상기 중간층 위에 형성되는 배선층과, 상기 확산층과 배선층을 전기적으로 접속하기 위해 상기 중간층 중에 형성되는 컨택트 홀 을 포함하며, 상기 기판면 상에 xy 평면을 가정한 경우, 상기 확산층과 컨택트 홀과의 접촉 부분의 상기 xy 평면에의 사영의 형상과, 상기 배선층과 컨택트 홀의 접촉 부분의 상기 xy 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 19] 기판 위에 형성되는 제1 배선층과, 상기 제1 배선층 위에 형성되는 중간층과, 상기 중간층 위에 형성되는 제2 배선층과, 상기 제1 배선층과 제2 배선층을 전기적으로 접속하기 위해 상기 중간층중에 형성되는 컨택트 홀 을 포함하며, 상기 기판면 상에 xy 평면을 가정한 경우, 상기 제1 배선층과 컨택트 홀과의 접촉 부분의 상기 xy 평면에의 사영의 형상과, 상기 제2 배선층과 컨택트 홀과의 접촉 부분의 상기 xy 평면에의 사영의 형상이, 오버랩하지 않은 부분을 구비하여 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 20] 제19항에 있어서,상기 컨택트 홀중에 형성되는 도전체와 제1층째의 금속 배선층이 텅스텐을 주성분으로 하는 금속으로 구성되고, 상기 제2층째의 금속 배선층이 구리를 주성분으로 하는금속구성되는것을특징으로 하는반도체 집적 회로 장치. [청구항 21] 제19항 또는 제20항에 있어서,상기 제1층째의 금속 배선층이 상기 제2층째의 금속 배선층보다도 얇은 것특징으로 하는반도체 집적 회로 장치. [청구항 22] 기판에 형성되는 mis 트랜지스터와, 상기 기판 상에 형성되는 제1 금속 배선층과, 상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층 을 포함하며, 상기 mis 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고, 상기 mis 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되며, 상기 전원 배선과 기판 전위 배선 중 적어도 일부가 오버랩하는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 23] 제22항에 있어서,상기 전원 배선과 기판 전위 배선이완전히오버랩하는것을특징으로 하는반도체 집적 회로 장치. [청구항 24] 제22항 또는 제23항에 있어서,상기 전원 배선의 폭이, 상기 기판 전위 배선의 폭보다도 넓은 것특징으로 하는반도체 집적 회로 장치. [청구항 25] 제22항 내지 제24항 중 어느 한 항에 있어서,제1 금속 배선층이 텅스텐을 주성분으로 하는 금속으로 구성되고, 상기 제2 금속 배선층이 구리를 주성분으로 하는금속구성되는것을특징으로 하는반도체 집적 회로 장치. [청구항 26] 제22항 내지 제25항 중 어느 한 항에 있어서,상기 제1 금속 배선층이 상기 제2 금속 배선층보다도 얇은 것특징으로 하는반도체 집적 회로 장치. [청구항 27] 제22항 내지 제26항중 어느 한 항에 있어서,상기 기판과 상기 제1 금속 배선층 사이의 중간층에 컨택트 홀을 형성하고, 상기 컨택트 홀이 상기 기판 전위 배선 중 일부를 구성하는 제1 금속 배선과 오버랩하고, 상기 컨택트 홀도상기기판전위배선의일부구성하는것을특징으로 하는반도체 집적 회로 장치. [청구항 28] 기판에 형성되는 mis 트랜지스터와, 상기 기판 상에 형성되는 제1 금속 배선층과, 상기 기판과 제1 금속 배선층 사이의 중간층과, 상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층 을 포함하며, 상기 mis 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고, 상기 mis 트랜지스터의 기판 전위를 제어하는 기판 전위 배선이 적어도 일부가 상기 중간층 내에 형성되는 컨택트 홀 내에 형성된 도전체에 의해 구성되며, 상기 전원 배선과 컨택트 홀이 오버랩하는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 29] 제28항에 있어서,상기 전원 배선의 폭은, 상기 컨택트 홀의 폭보다도 넓은 것특징으로 하는반도체 집적 회로 장치. [청구항 30] 기판에 형성되는 mis 트랜지스터와, 상기 기판 상에 형성되는 제1 금속 배선층과, 상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층 을 포함하며, 상기 mis 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고, 상기 mis 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되며, 상기 제1 금속 배선층이 텅스텐을 주성분으로 하여 형성되고, 상기 제2 금속 배선층이 구리를 주성분으로 하여 형성된 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 31] 기판에 형성되는 mis 트랜지스터와, 데이타를 저장하기 위한 메모리 셀과, 상기 기판 상에 형성되는 제1 금속 배선층과, 상기 제1 금속 배선층 상에 형성되는 제2 금속 배선층 을 포함하며, 상기 mis 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고, 상기 mis 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되며, 상기 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 32] 기판에 형성되는 mis 트랜지스터와, 데이타를 저장하기 위한 메모리 셀과, 텅스텐을 주성분으로 하는 제1 배선층과, 구리를 주성분으로 하는 제2 배선층 을 포함하며, 상기 mis 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 배선층으로 구성되고, 상기 mis 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가 상기 제1 배선층으로 구성되며, 상기 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 상기 제1 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 33] 기판에 형성되는 mis 트랜지스터와, 데이타를 저장하기 위한 메모리 셀과, 상기 기판 상에 형성되는 텅스텐을 주성분으로 하는 제1 금속 배선층과, 상기 제1 금속 배선층 상에 형성되는 구리를 주성분으로 하는 제2 금속 배선층 을 포함하며, 상기 mis 트랜지스터의 소스·드레인 경로에 접속되는 전원 배선 중 적어도 일부가 상기 제2 금속 배선층으로 구성되고, 상기 메모리 셀에의 입력 또는 출력 데이타 신호를 전송하는 비트선 중 적어도 일부가 상기 제1 금속 배선층으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치 [청구항 34] 제33항에 있어서,상기mis 트랜지스터의 기판 전위를 제어하는 기판 전위 배선 중 적어도 일부가상기제1금속 배선층구성되는것을특징으로 하는반도체 집적 회로 장치. [청구항 35] 제33항 또는 제34항에 있어서,상기 메모리 셀은 dram 셀이고, 상기 dram 셀의 용량이상기제1금속 배선층과제2금속 배선층사이배치되는것을특징으로 하는반도체 집적 회로 장치. [청구항 36] 제33항 내지 제35항 중 어느 한 항에 있어서,상기 기판과 제1 금속 배선층 사이에게이트 전극층배치되는것을특징으로 하는반도체 집적 회로 장치. [청구항 37] 제33항 내지 제36항 중 어느 한 항에 있어서,상기 기판, 제1 금속 배선층, 제2 금속 배선층, 및 게이트 전극층 중 2개를 제1 접속 대상 및 제2 접속 대상으로 하여 선택하고, 이들을 접속하는 컨택트 홀을 포함하며, 상기 기판 평면 상에 xy 평면을 가정한 경우, 상기 컨택트 홀와 상기 제1 접속 대상의 접촉면의 상기 xy 평면에의 사영이, 상기 컨택트 홀과 상기 제2 접속 대상의 접촉면의 상기 xy 평면에의 사상(寫像)과 중복되지 않는부분포함하는것을특징으로 하는반도체 집적 회로 장치.