직교 주파수 분할 멀티플렉싱을 사용한 디지털 수신기의 단일칩 ＶＬＳＩ 실행 document_id 1019997003829

[청구항 1] 멀티캐리어 (multicarrier) 신호를 위한 디지털 수신기에 있어서 아날로그 멀티캐리어 신호를 수신하는 증폭기 - 상기 멀티캐리어 신호가 심볼 주기 t s 를 갖는 데이터 심볼의 스트림을 포함하고, 상기 심볼이 활성 간격, 보호 간격, 및 그들 사이의 경계를 포함하고, 상기 보호 간격은 상기 활성 간격 일부의 복제임 - 상기 증폭기에 연결된 아날로그 대 디지털 변환기 상기 아날로그 대 디지털 변환기에 의해 샘플링 (sampling)된 데이터로부터 동위상 (in phase) 및 직각 (quadrature) 성분을 복원하는 i/q 복조기 상기 아날로그 대 디지털 변환기에 연결되어, 이득 제어 신호를 상기 증폭기에 제공하기 위한 자동 이득 제어 회로 상기 i/q 복조기로부터 i 및 q 데이터를 수신하기 위한 저역통과 필터 회로 - 상기 i 및 q 데이터는 데시메이트됨(decimated) - 상기 데시메이트된 i 및 q 데이터를 제1 비율(rate)로 수신하고 재샘플링된 i 및 q 데이터를 제2 비율로 출력하는 재샘플링 회로 상기 재샘플링 회로에 연결되어, 상기 보호 간격의 경계를 탐지(locating) 하기 위한 fft 윈도우 (window) 동기화 회로 상기 fft 윈도우 동기화 회로와 동작되게 연관된 실시간 파이프라인 fft 프로세서 (real-time pipelined fft processor) - 상기 fft 프로세서는 적어도 한개의 스테이지를 구비하며, 상기 스테이지는 복소수 계수 곱셈기, 및 상기 복소수 계수 곱셈기에서 곱해지는 승수가 내부에 정의된 룩업 테이블 (lookup table)을 갖는 메모리를 포함하되, 상기 승수 각각의 값은 상기 룩업 테이블에서 유일함 -; 및 상기 fft 윈도우 동기화 회로에 응답하여, 활성화 심볼과 보호 간격 사이의 경계가 탐지 되었음을 나타내는 소정의 이벤트 (event)를 검출하기 위한 모니터 회로 를 포함하는 것을 특징으로 하는 수신기 [청구항 2] 제1항에 있어서,상기fft 윈도우 동기화 회로는현재 도달하는 재샘플링된 i 및 q 데이터를 수신하고, 지연된 재샘플링 i 및 q 데이터를 출력하는 제1 지연 소자;상기 현재 도달하는 재샘플링된 i 및 q 데이터와 상기 지연된 재샘플링 i 및 q 데이터 사이의 차이를 나타내는 차이 신호를 발생하는 감산기;상기 감산기의 상기 차이 신호를 나타내는 단극 (unipolar) 크기를 갖는 출력 신호를 발생하는 제1 회로;상기 제1 회로의 상기 출력 신호를 저장하는 제2 지연 소자;상기 제2 지연 소자의 지연된 출력을 수신하는 제3 지연 소자; 및상기 제2 지연 소자에 저장된 데이터와 상기 제3 지연 소자에 저장된 데이터 사이의 통계 관계를 계산하고 상기 통계 관계를 나타내는 출력을 갖는제2회로포함하는것을특징으로 하는 수신기. [청구항 3] 제2항에 있어서,상기 통계 관계는 f비율포함하는것을특징으로 하는 수신기. [청구항 4] 제1항에 있어서,상기fft 프로세서는 8k모드동작하는것을특징으로 하는 수신기. [청구항 5] 제1항에 있어서,상기fft 프로세서는 상기 메모리에 대한 어드레스 발생기를 더 포함하고, 상기 어드레스 발생기는 현재 요구되는 승수의 순서 의존도를 나타내는 신호를 수신하고, 상기 현재 요구되는 승수가 저장된상기메모리의어드레스출력하는것을특징으로 하는 수신기. [청구항 6] 제5항에 있어서,승수는 상기 복소수 계수 곱셈기에 의한 곱셈을 위해 각 순서 의존도의 순서로 상기 룩업 테이블에 저장되고, 상기 승수의 상기 순서 의존도는 증가 시퀀스를 정의하고, 상기 어드레스 발생기는상기 어드레스 발생기에 의해 발생되었던 이전 어드레스를 저장하는 누적기;상기 현재 요구되는 승수의 증가값을 계산하는 회로; 및상기 이전 어드레스에 상기 증가값을 더하는가산기포함하는것을특징으로 하는 수신기. [청구항 7] 제6항에 있어서,상기 룩업 테이블은 다수의 로우 (row)를 포함하고, 상기 증가 시퀀스는 다수의 증가 시퀀스를 포함하고, 상기 승수는 로우 순서로 저장되되,제1 로우에서 제1 증가 시퀀스는 0이고;제2 로우에서 제2 증가 시퀀스는 1이고;제3 로우에서 제3 증가 시퀀스의 제1 및 제2 브레이크 포인트 (break point) b1, b2는 각각 다음의 관계에 의해 결정되고;제4 로우에서 제3 증가 시퀀스의 제3 브레이크 포인트 b3는 다음의 관계에 의해 결정되고,여기서, mn은 상기 fft 프로세서의 제n스테이지의메모리나타내는것을특징으로 하는 수신기. [청구항 8] 제1항에 있어서,상기fft 프로세서로부터의 프레임을 나타내는 변환된 디지털 신호를 수신하여, 내부의 파일럿 캐리어(pilot carrier)를 탐지하기 위한 파일럿 탐지 회로 - 상기 파일럿 캐리어는 상기 변환된 디지털 신호의 캐리어 스펙트럼에서 간격 k로 공간을 두고 떨어져 있고 소정의 크기를 가짐 - ,를 포함하는 채널 평가 및 정정 회로를 더 포함하되, 상기 파일럿 탐지 회로는, 모듈로 k에 대해 상기 변환된 디지털 신호에서 캐리어의 순서를 계산하는 제1 회로;상기 제2 회로에 연결되어, 상기 변환된 디지털 신호에서 상기 캐리어의 크기를 누적하는 k 누적기 - 상기 누적된 크기는 한 세트를 정의함 - ; 및k 세트의 누적된 크기값을 상기 소정의 크기와 상관시키기 위한 상관 회로 - 상기 k 세트 각각에서 위치 계산된 모듈로 k를 갖는 제1 멤버가 상기 프레임의 시작 위치로부터 유일하게 오프셋 (offset)됨 -를구비하는것을특징으로 하는 수신기. [청구항 9] 제8항에 있어서,상기 파일럿 탐지 회로는 상기 변환된 디지털 신호의 비트 순서를 반전시키는비트반전회로더포함하는것을특징으로 하는 수신기. [청구항 10] 제7항에 있어서,상기 캐리어의 상기 크기와 상기 소정의 크기는진폭인것을특징으로 하는 수신기. [청구항 11] 제7항에 있어서,상기 캐리어의 상기 크기와 상기 소정의 크기는절대값인것을특징으로 하는 수신기. [청구항 12] 제7항에 있어서,상기 상관 회로는 상기 k 세트의 누적된 크기 중 제1 피크와 제2 피크 사이의 공간을 결정하는 피크 트래킹 (peak tracking)회로더포함하는것을특징으로 하는 수신기. [청구항 13] 제7항에 있어서,상기 채널 평가 및 정정 회로는상기 파일럿 캐리어 사이에서 채널 응답을 평가하는 보간 필터 (interpolating filter); 및상기 fft 프로세서에 의해 출력된 데이터 캐리어를 상기 보간 필터에 의해 발생된 상관 계수와 곱하는곱셈회로더포함하는것을특징으로 하는 수신기. [청구항 14] 제7항에 있어서,상기 채널 평가 및 정정 회로는 상기 fft 프로세서로부터 위상-정정되지(phase-corrected) 않은 i 및 q 데이터의 데이터 스트림을 수신하여, 상기 정정되지 않은 데이터의 위상각을 나타내는 신호를 발생하는 위상 추출 회로를 더 포함하되, 상기 위상 추출 회로는 다음의 위상이 교정되지 않은 i 및 q 데이터의 위상각을 누적하기 위한누적기포함하는것을특징으로 하는 수신기. [청구항 15] 제14항에 있어서,상기 채널 평가 및 정정 회로는 상기 위상 추출 회로와 상기 누적기에 연결되어, 상기 위상-정정되지 않은 i 및 q 데이터에 운반된 제1 심볼의 누적된 공통 위상 에러를 저장하는 메모리를 포함하는 자동 주파수 제어 회로를 더 포함하되,상기 누적기는 상기 메모리에 연결되어, 제2 심볼에서 다수의 파일럿 캐리어의 공통 위상 에러와 상기 제1 심볼에서 대응하는 파일럿 캐리어의 공통 위상 에러 사이의 차이를 누적하고,상기 누적기의 출력이 상기 i/q복조기연결되는것을특징으로 하는 수신기. [청구항 16] 제15항에 있어서,상기 누적기의 상기 연결된 출력은 내부에 보호 간격을 수신하는 동안에만 상기 i/q 복조기에서인블되는것을특징으로 하는 수신기. [청구항 17] 제14항에 있어서,상기 채널 평가 및 정정 회로는 상기 위상 추출 회로에 연결되어 상기 위상-정정되지 않은 i 및 q 데이터에서 운반된 제1 심볼내의 파일럿 캐리어의 누적된 위상 에러를 저장하는 메모리를 포함하는 자동 샘플링 비율 제어 회로를 더 포함하고,상기 누적기는 상기 메모리에 연결되어, 제2 심볼에서 파일럿 캐리어의 위상 에러와 상기 제1 심볼에서 대응하는 파일럿 캐리어의 위상 에러 사이의 차이를 누적하여 다수의 누적된 심볼간 캐리어 위상 에러 미분을 정의하고, 위상 기울기가 제1 누적 심볼간 캐리어 위상 미분과 제2 누적 심볼간 캐리어 위상 미분 사이의 차이에 의해 정의되고,상기 누적기의 출력이 상기 i/q복조기연결되는것을특징으로 하는 수신기. [청구항 18] 제17항에 있어서,상기 샘플링 비율 제어 회로는 다수의 누적된 심볼간 캐리어 위상 에러 미분을 저장하고 그들 사이의 최상의 피팅된선계산하는것을특징으로 하는 수신기. [청구항 19] 제17항에 있어서,상기 누적기의 상기 연결된 출력 신호는 내부에 보호 간격을 수신하는 동안에만 상기 재샘플링 회로에서인블되는것을특징으로 하는 수신기. [청구항 20] 제17항에 있어서,상기 위상 추출 회로의 출력을 저장하는 공통 메모리가상기자동 주파수 제어 회로와상기자동샘플링비율 제어 회로연결되는것을특징으로 하는 수신기. [청구항 21] 제14항에 있어서,상기 위상 추출 회로는 다음 급수에 따라 회전각의 아크탄젠트를 반복적으로 계산하는 파이프라인 회로를 더 포함하되, x가 상기 위상-정정되지 않은 i 및 q데이터비율인것을특징으로 하는 수신기. [청구항 22] 제21항에 있어서,상기 파이프라인 회로는상수 계수 곱셈기; 및상기 급수의 다수의 상수 계수 중 하나를 선택하고, 그 출력이 상기 상수 계수 곱셈기의 입력에 연결되는멀티플렉서포함하는것을특징으로 하는 수신기. [청구항 23] 제21항에 있어서,상기 파이프라인 회로는곱셈기;x2 량을 저장하고, 상기 곱셈기의 제1 입력에 연결되는 제1 메모리;상기 곱셈기의 출력을 보유하는 제2 메모리;및상기제2메모리와상기곱셈기의제2입력사이의피드백연결부포함하는것을특징으로 하는 수신기. [청구항 24] 제21항에 있어서,상기 파이프라인 회로는상기 급수의 값을 저장하는 제3 메모리;상기 제3 메모리에 연결된 제어 회로 - 상기 파이프라인 회로는 상기 급수 중 n 항을 계산하고, 상기 파이프라인 회로는 상기 급수 중 n+1 항을 계산하며, n은 정수임 - ; 및상기 제3 메모리에 연결되어, 상기 급수 중 상기 n 항과 상기 n+1 항의 평균을 계산하기 위한평균화 회로더포함하는것을특징으로 하는 수신기. [청구항 25] 제1항에 있어서,상기 멀티캐리어 신호의 파일럿 캐리어에서 전송되는 데이터는 코드 발생기 다항식 h(x)에 따라 bch 부호화되고,상기 수신기는상기 bch 부호화 데이터에 대해 동작하는 복조기; 및상기 복조기에 연결되어, 상기 다항식의 갈로이스 필드 (galois field)를 형성하고, 상기와 함께 다수의 신드롬 (syndrome)을 계산하기 위한 회로,각각이 상기 신드롬 중 하나를 각기 저장하는 다수의 저장 레지스터,각각이 상기 저장 레지스터 중 하나로부터 각기 데이터를 수신하고 출력을 갖는 다수의 피드백 쉬프트 레지스터,각각이 상기 피드백 쉬프트 레지스터 중 하나에 걸친 피드백 루프에서 연결되고, 연관된 피드백 쉬프트 레지스터의 출력을 상기 갈로이스 필드의 알파값으로 곱하는 다수의 갈로이스 필드 곱셈기,상기 피드백 쉬프트 레지스터 중 두 개의 상기 출력을 곱하는 출력 갈로이스 필드 곱셈기,상기 피드백 쉬프트 레지스터와 상기 출력 갈로이스 필드 곱셈기에 연결되고, 그의 출력 신호가 데이터의 현재 비트에서의 에러를 나타내는 에러 검출 회로; 및상기 에러 검출 회로에 의해 인에이블되고, 상기 저장 레지스터에 연결되어, 상기 피드백 쉬프트 레지스터의 출력이 상기 저장 레지스터에 기록되는 피드백 선을 포함하는 반복적인 파이프라인 bch복호화회로더포함하는것을특징으로 하는 수신기. [청구항 26] 제25항에 있어서,상기 출력 갈로이스 필드 곱셈기는초기에 제1 승수 a를 저장하는 제1 레지스터;상기 레지스터에 연결되어 값 α로 곱하기 위한 상수 계수 곱셈기 - 상기 상수 계수 곱셈기의 출력은 제1 피드백 루프를 정의하도록 상기 제1 레지스터에 연결되어, 그에 의해 클럭된 동작의 제k 싸이클에서 상기 제1 레지스터가 갈로이스 필드곱 aαk를 포함함 - ;제2 승수 b를 저장하는 제2 레지스터;상기 제2 레지스터와 상기 상수 계수 곱셈기의 상기 출력에 연결된 and 게이트;제1 입력이 상기 and 게이트의 출력에 연결된 가산기; 및상기 가산기의 제2 입력에 연결된 누적기를 포함하되,상기 가산기의 출력은 제2 피드백 루프를 정의하도록 상기 누적기에 연결되고, 그에 의해 갈로이스 필드곱 ab가 상기 가산기에 의해출력되는것을특징으로 하는 수신기.